【正文】 C P 2C P 3πππ2π2π2πwtwtwtVVV3π 4π3π 4π3π 4π000???? yx???? ba15 計(jì)取 x 的位數(shù)為 14 位，在滿足課題要求頻率范圍（ 20HZ~20KHZ）內(nèi) x 的變化范圍為4096~8191； y 的位數(shù)為 15 位，故滿足課題要求頻率范圍（ 20～ 20KHz）內(nèi) y 的變化范圍為（ 8192～ 16383）。 圖 移位模塊頂層設(shè)計(jì)圖 運(yùn)算模塊 這一模塊實(shí)現(xiàn)相位差轉(zhuǎn)化的計(jì)算表達(dá)式 %100360220%100N1 0 ????? fk hze???????00 6 0*39。）范圍內(nèi)，具體處理過(guò)程如下： 先判斷 CP1， CP2 的滯后超前，以 CP1 為準(zhǔn)， CP2 為滯后，則輸出為 ‘?? =3600Δφ， CP2 為滯后，則輸出為 ‘?? = ?? 再顯示，加上小數(shù)點(diǎn)，便可在顯示管上顯示相位差大小 ，輸出 12 位二進(jìn)制經(jīng)譯碼形成 BCD 碼。 XUSHI：對(duì) CP CP2 進(jìn)行超前還是 |滯后判斷，并數(shù)據(jù)選擇輸出。C P 1 XO R C P 2C L KC P 2X 39。 圖 鍵盤(pán)掃描頂層設(shè)計(jì)圖 鍵盤(pán)控制 設(shè)計(jì) 頂層電路如圖 ， VHDL 語(yǔ)言描述（ JIAN_CTRL）附錄 。當(dāng)輸入選擇地址不同時(shí)輸出相應(yīng)地址的 8 位波形數(shù)據(jù)值，提供給 A/D 轉(zhuǎn)換。因?yàn)樵诓ㄐ螖?shù)據(jù)表里只有波形的一半數(shù)據(jù)，所 以在地址計(jì)數(shù)到 180 后地址是通過(guò) ADD=360COUNT 來(lái)對(duì)波形表尋址。 圖 連接電路圖 封裝元件如下圖 。 圖 可變模分頻器電路圖 可變模分頻器 頂層文件如下圖 。 YOUHUA_XIANSHI: 當(dāng)高位為零，那么就不顯示，“ C” 為不顯示標(biāo)志。 Flag2 的優(yōu)先級(jí)次之，當(dāng) flag1=0， flag2=1 時(shí)，數(shù)據(jù)選擇顯示器立即選擇 count2 顯示。 VHDL 語(yǔ)言描述 JISHU1）附錄。 VHDL 語(yǔ)言描述（ SCAN_8_DOT）附錄 。所以本課題前面介紹了硬件描 述語(yǔ)言的設(shè)計(jì)、仿真和綜合等技術(shù)，下面將介紹下載及外圍硬件電路的設(shè)計(jì)。Pins，你可以直接將29 Unassigned Nodes amp。編程完畢后，可以按定義的輸入輸出驗(yàn)證電路了 。 32 第 6 章 系統(tǒng)測(cè)試 系統(tǒng)功能調(diào)試 FPGA 芯片的設(shè)計(jì)與調(diào)試 采用了資源豐富的可編程邏輯器件，整個(gè)設(shè)計(jì)全部用 VHDL 來(lái)編寫(xiě)，使得本系統(tǒng)的軟件系統(tǒng)很大而硬件結(jié)構(gòu)十分簡(jiǎn)單，因此在軟硬件都基本調(diào)通的情況下，系統(tǒng)的軟硬件聯(lián)調(diào)難度不是很大。~45186。在這次畢業(yè)設(shè)計(jì)制作中，使我對(duì) VHDL 語(yǔ)言有了更深刻了解，通過(guò)查找資料同時(shí)對(duì)測(cè)相儀類測(cè)量?jī)x器現(xiàn)狀和發(fā)展前景有所了解。在這次的課程設(shè)計(jì)中我設(shè)計(jì)完成了基于 FPGA 的數(shù)字式測(cè)相儀的設(shè)計(jì)與制作。 cp_fen1: out std_logic。 signal mm: integer range 0 to 200。139。) then if(cp2=39。 end process。039。) then if(cpp=39。 process(cpp)以 CP1 為閘門(mén)時(shí)間計(jì)數(shù)值鎖存 begin 39 if(cpp39。139。 end if。 end process。039。event then count11=count1。 use 。 process 判斷移位 位數(shù) begin if(count_1(21)=39。 41 elsif(count_1(19)=39。 elsif(count_1(17)=39。 elsif(count_1(15)=39。 end pengshu。 port(clk:in std_logic。length112,8, variable cc:std_logic_vector(b_cs1 downto 0)。中間變量付 0 aa:=ccamp。 end if。 end loop。 use 。 architecture a of kchufa is signal div,shang: std_logic_vector(bit_bc1 downto 0)。 process(clk) variable cc: std_logic_vector(bit_c downto 0)。 if(sub=cc)then shang(i)=39。 sub:=(others=39。 count=x00。 use 。 45 end xushu1。 XUSHU1 數(shù)據(jù)選擇顯示模塊 library ieee。139。 end loop。 for i in bit_bc1 downto 0 loop sub(bit_c downto 1):=sub(bit_c1 downto 0)。chushu。 shuchu: OUT std_logic_vector(bit_bc1 downto 0))。 use 。 then result:=aa+result。039。039。b_bcs+b_cs1 bcs39。b_cs:integer:=12。 end if。) then 移兩位 t_1(14 downto 0)=count_1(16 downto 2)。) then 移四位 t_1(14 downto 0)=count_1(18 downto 4)。) then 移六位 t_1(14 downto 0)=count_1(20 downto 6)。 end yiwei。 use 。139。 count=0。) then count2=count_2。 amp。 process(cp,clk)以 CP1 和 CP2 異或信號(hào)信號(hào)高電平時(shí)間為閘門(mén)時(shí)間計(jì)數(shù) begin if(clk39。 end if。event and clk=39。 mm=0。 end if。event and cp1=39。 begin process(cp1) cp1 分頻 begin if(cp139。 architecture pengshu of jishu2 is signal cp:std_logic。 entity jishu2 is port(cp1,cp2: in std_logic。 這次的畢業(yè)設(shè)計(jì)是自己最后一次交的作業(yè)，作為學(xué) 生，我知道自己做的不夠好，同時(shí)也是給自己一個(gè)深刻的教訓(xùn)，在進(jìn)入社會(huì)工作崗位后 我會(huì) 記住這個(gè)教訓(xùn) ，不讓同一個(gè)錯(cuò)誤再次發(fā)生 。此次設(shè)計(jì)課題是基于 FPGA 的數(shù)字式相位測(cè)量?jī)x的設(shè)計(jì)與制作 ，使用的軟件是 Altera 公司的 MAX+plusⅡ ，使用的硬件描述語(yǔ)言為 VHDL。 掉電保護(hù)方案 由于所選用的 EP1K50 芯片內(nèi)部為 SRAM 結(jié)構(gòu)，芯片下載生成硬件后掉電數(shù)據(jù)即丟失，為此我們?cè)?EDA 下載板上配置了 ALTERA 公司提供的專用 EEPROM 芯片 EPC2單元，設(shè)計(jì)文件編譯成功后直接對(duì) EPC2 進(jìn)行燒錄，上電后 EP1K50 芯片調(diào)用 EPC2 的數(shù)據(jù)生成硬件，實(shí)現(xiàn)了掉電保護(hù)。例如引線盡量短，減少交叉，每個(gè)芯片的電源與之間都有接有去耦電容，數(shù)字地與模擬分開(kāi)。此編程方 式對(duì)應(yīng)計(jì)算機(jī)的并口下載方式， “ MV” 是混合電壓的意思，主要指對(duì) Altera 的各類芯核電壓（ 5V、 ）的 CPLD 或 FPGA 都能由此下載。 Pins 如果不滿意當(dāng)前分布，選圖標(biāo) 〉選中該管腳 〉單擊右鍵 delete。 在硬件方面，本課題選用了 ALTERA 公司開(kāi)發(fā)的 ACEX1K 的芯片。 VHDL 語(yǔ)言描述（ CP_PINLV）附錄 。 VHDL 語(yǔ)言描述（ FENPING）附錄 。當(dāng)計(jì)數(shù)值小于 1000 時(shí)，置標(biāo)志位為 0；大于1000，置標(biāo)志位為 1；顯然，三個(gè)標(biāo)志位的判斷有先后關(guān)系， flag1 最先被判斷，依次是falg2, count1,count2,count3 顯示。 COS_ZUHE: 對(duì)波形存儲(chǔ)器存儲(chǔ)的每一個(gè)數(shù)據(jù)都賦一個(gè)地址，每個(gè)數(shù)據(jù)都對(duì)應(yīng)一個(gè)固定地址，在讀取某一數(shù)據(jù)時(shí)，可通過(guò)它的地址對(duì)它尋址讀取。 圖 分頻電路設(shè)計(jì)頂層圖 BCD 碼轉(zhuǎn)換成 14 位二進(jìn)制碼電路圖如下 圖 。 圖 電路圖封裝元件 輸出選擇 設(shè)計(jì) 頂層圖如圖 ， VHDL 語(yǔ)言描述（ cosin_180）附錄 。移相數(shù)字發(fā)生器的輸出脈沖信號(hào)每個(gè)周期有 360 個(gè)數(shù)據(jù)，故存儲(chǔ)器的地址范圍為（ 0~360）。 圖 顯示掃描頂層設(shè)計(jì)圖 波形存儲(chǔ)模塊 該模塊以存儲(chǔ)器的方式中存儲(chǔ)了正弦波形半個(gè)周期的 180 個(gè)數(shù)據(jù)點(diǎn)，一個(gè)周期后讀取的數(shù)據(jù)就為 360 個(gè)點(diǎn)。 圖 鍵盤(pán)掃描原理圖 鍵盤(pán)控制部分主要分配按鍵功能，使該發(fā)生器有條不紊的工作。 圖 頂層模塊仿真波形 計(jì)數(shù) X計(jì)數(shù) Y移位 X39。 TYCHENFA：實(shí)現(xiàn) 乘法 運(yùn)算。 圖 除法頂層設(shè)計(jì)圖 數(shù)據(jù)選擇模塊 運(yùn)算出來(lái)的結(jié)果為相位差范圍為（ 0~180176。 移位不影響相位差測(cè)量。則 a 至少要滿足遞增為一時(shí)對(duì)應(yīng)的相位差遞增為 176。 放大級(jí)的設(shè)計(jì)主要考慮增益和帶寬的指標(biāo)，因?yàn)楹竺娴恼渭?jí)才用了電壓比較器，所以放大級(jí)的增益應(yīng)根據(jù)頻率計(jì)指標(biāo)提出的最小輸入信號(hào)幅度（ ）和電壓比較器所要求的 輸入電壓的最小擺率來(lái)決定，當(dāng)加到電壓比較器輸入端的信號(hào)頻率為 時(shí)，只要其幅度大于 ，它的過(guò)零壓擺率就能滿足大于 。 R4， R5 的選擇：當(dāng) ??RC1 時(shí) ， C 點(diǎn)電位相對(duì)移相輸入電壓的衰減最大， 所以選同相放大器的放大倍數(shù)為 2，則 R4=R5，選 R4=R5=10 KΩ 運(yùn)算放大器選擇：這里選擇 LM741 芯片。 圖 數(shù)字 式移相信號(hào)發(fā)生器框圖 其基本思想是將要產(chǎn)生的正弦信號(hào)的一個(gè)周期的數(shù)字樣本存儲(chǔ)在波形數(shù)據(jù)檢索表中，然后通過(guò)了一個(gè)地址發(fā)生器對(duì)檢索表中的波形數(shù)據(jù)周而復(fù)始地尋址讀出，在經(jīng) D/A變換和濾波后獲得正弦波形，信號(hào)發(fā)生器的相位產(chǎn)生只需要改變地址計(jì)數(shù)器的計(jì)數(shù)初值便可實(shí)現(xiàn)，由于從存儲(chǔ)器中所讀出的波形樣本數(shù)是固定的，只要一個(gè)周期中的樣本數(shù)越大（我們選取 360 個(gè)點(diǎn)）輸出波形的質(zhì)量較高，其相位噪聲較低且不隨輸出頻率的變化而變化，另外，用 VHDL 可以很方便地設(shè)計(jì)一個(gè)可變模計(jì)數(shù)器，使得輸出頻率可以通過(guò)鍵盤(pán)任意預(yù)值和改變，本方案是一種性 能優(yōu)異的可移相式信號(hào)發(fā)生器。用通常的單片機(jī)難以完全滿足本題的精度要求。由于有關(guān)結(jié)構(gòu)的詳細(xì)知識(shí)已裝入開(kāi)發(fā)工具，設(shè)計(jì)者不需手工優(yōu)化自己的設(shè)計(jì)，因此設(shè)計(jì)速度非?？?。但時(shí)序仿真文件必須來(lái)自針對(duì)具體器件的綜合器與適配器 ② 功能仿真。 可以說(shuō)，應(yīng)用 HDL 的文本輸入方法克服了上述原理圖輸入法存在的所有弊端，為6 EDA 技術(shù)的應(yīng)用和發(fā)展打開(kāi)了一個(gè)廣闊的天地 ⑵ HDL 綜合 綜合過(guò)程將把軟件設(shè)計(jì)的 HDL 描述與硬件結(jié)構(gòu)掛鉤，是將軟件轉(zhuǎn)化為硬件電路的關(guān)鍵步驟，是文件描述與硬件實(shí)現(xiàn)的一座橋梁。同樣任何時(shí)序電路都可組合電路加上存儲(chǔ)元件構(gòu)成。 VHDL 語(yǔ)言具有很強(qiáng)的電路描述和建模能力，能從多個(gè)層次對(duì)數(shù)字系統(tǒng)進(jìn)行建模和描述，從而大大簡(jiǎn)化了硬件設(shè)計(jì)任務(wù)，提高了設(shè)計(jì)效率和可靠性。 硬件描述語(yǔ)言 VHDL VHDL 語(yǔ)言的產(chǎn)生及特點(diǎn) VHDL 的英文全名是 VHSIC（ Very High Speed Integrated CiruitHardwre Description Language） ,于 1983 年由美國(guó)國(guó)防部（ DOD）發(fā)起創(chuàng)建，由 IEEE（ The Institue of Electrical and Electronics Engineers） 進(jìn)一步發(fā)展，并在 1987 年作為“ IEEE 標(biāo)準(zhǔn) 1076”發(fā)布?？删幊踢壿嬈骷_(kāi)始進(jìn)入傳統(tǒng)的 ASIC 市場(chǎng)。由于擺脫了電路細(xì)節(jié)的束縛，設(shè)計(jì)人員可以把精力集中于創(chuàng)造性的方案與概念的構(gòu)思上，一且這些概念構(gòu)思 以高層次描述的形式輸人計(jì)算機(jī)， EDA 系統(tǒng)就能以規(guī)則驅(qū)動(dòng)的方式自動(dòng)完成整個(gè)設(shè)計(jì)。這一次仿真主要是檢驗(yàn)設(shè)計(jì)方案在功能方 面的正確性。因此，嚴(yán)格地說(shuō)， EDA 技術(shù)應(yīng)該是這兩者的結(jié)合，是這兩個(gè)技術(shù)領(lǐng)域共同孕育的奇葩。I 基于 FPGA 的數(shù)字式相位測(cè)量?jī)x的設(shè)計(jì)與制作 摘要： 本設(shè)計(jì)給出了基于 FPGA 核心的數(shù)字式相位測(cè)量的基本原理與實(shí)現(xiàn)方案，實(shí)現(xiàn)的是對(duì)兩列信號(hào)的相位差的精確測(cè)量并數(shù)字顯示測(cè)量結(jié)果。前者代表了物理層在廣度和深度上硬件電路實(shí)現(xiàn)的發(fā)展，后者則反映了現(xiàn)代先進(jìn)的電子理論、 電子技術(shù)、仿真技術(shù)、設(shè)計(jì)工藝和設(shè)計(jì)技術(shù)與最新的計(jì)算機(jī)軟件技術(shù)有機(jī)