【正文】 p_count_end)amp。 圖 鬧鐘控制鍵功能 圖 鬧鐘設(shè)定模塊仿真 圖 鬧鐘 模塊仿真圖 通過按鍵 key 進(jìn)行仿真控制，可以發(fā)現(xiàn) clktime 會隨著按鍵的按下，分別有時(shí)鐘，分鐘秒鐘加 1,仿真結(jié)果滿足設(shè)計(jì)要求。 //定時(shí)按鍵轉(zhuǎn)換乒乓按鍵 End 按鍵模塊 去 抖 仿真 對于按鍵 去抖動 仿真，同樣才用功能仿真方式，這里不再重復(fù)設(shè)置與操作，如同上面的分頻模塊進(jìn)行設(shè)置并進(jìn)行仿真。 圖 按鍵 模塊仿真圖 通過按鍵 key 進(jìn)行仿真控制，可以發(fā)現(xiàn) clktime 會隨著按鍵的按下，分別有時(shí)鐘，分鐘秒鐘加 1,仿真結(jié)果滿足設(shè)計(jì)要求。 //時(shí)十位加一 end if(hour[23:16] = 839。h0。b1。ha) //加到 10，復(fù)位 begin hour[3:0] = 439。當(dāng) clk 脈沖過來時(shí)，秒個(gè)位 hour[3,0]便開始加 1，當(dāng)加到 9 時(shí)，秒十位 加 1，與此同時(shí)秒個(gè)位清零，繼續(xù)加 1。 if(count1 == 939。 浙江理工大 學(xué)科技與藝術(shù)學(xué)院本科畢業(yè)設(shè)計(jì) (論文 ) 21 //1ms 信號產(chǎn)生部分 always (posedge clk) // 定義 clock 上升沿觸發(fā) begin count = count + 139。 //1 秒時(shí)鐘 reg clk1。 // 寄存器 wire [4:0] key_done。 //定義設(shè)定鬧鐘 reg [1:0] keyen = 239。 //定義數(shù)碼管輸出寄存器 reg [7:0] dig_r。 // 輸入時(shí)鐘 input [4:0] key。 計(jì)時(shí)器模塊： 計(jì)數(shù)模塊的作用是收到分頻模塊 1Hz 頻率的信號線，能進(jìn)行正確計(jì)時(shí)，并且可以通過按鍵進(jìn)行時(shí)間的修改，且當(dāng)整點(diǎn)時(shí)，給蜂鳴器產(chǎn)生使能信號，進(jìn)行整點(diǎn)報(bào)時(shí)，播放音樂。 電路連接圖如圖 26 所示 。常見的數(shù)管有共陰和 共陽 2 種。 本 系統(tǒng)硬件整體設(shè)計(jì)框圖如圖 23 所示 ： 浙江理工大 學(xué)科技與藝術(shù)學(xué)院本科畢業(yè)設(shè)計(jì) (論文 ) 15 圖 數(shù)字時(shí)鐘系統(tǒng)硬件電路總體框圖 系統(tǒng)主板 電路 分析 時(shí)鐘模塊電路 FPGA 內(nèi)部沒振蕩電路，使用有源晶振是比較理想的選擇。 JTAG 的 3 個(gè)輸入腳 TDI、 TMS 和 TCK 具有內(nèi)部弱上拉，上拉電阻大約為 25kΩ 。 EP1C6Q240 有 185 個(gè)用戶I/O 口，封裝為 240Pin PQFP。 ? 可以顯式地對并發(fā)和定時(shí)進(jìn)行建模。 ? Verilog HDL 能夠監(jiān)控模擬驗(yàn)證的執(zhí)行，即模擬驗(yàn)證執(zhí)行過程中設(shè)計(jì)的值能 12 夠被監(jiān)控和顯示。 ? 設(shè)計(jì)的規(guī)?？梢允侨我獾?；語言不對設(shè)計(jì)的規(guī)模（大小）施加任何 限制。用戶定義的原語既可以是組合邏輯原語，也可以是時(shí)序邏輯原語。 Verilog HDL 語言不僅定義了語法，而且對每個(gè)語法結(jié)構(gòu)都定義了清晰的模擬、仿真語義。 （ 3）【 Programmer 】選項(xiàng)：打開編程器窗口，以便對 Altera 的器件進(jìn)行下載編程。 （ 5）【 start simulation】選項(xiàng)：開始功能仿真?？梢允褂盟鼘こ獭⑽募?、參 數(shù)等進(jìn)行修改，還可以設(shè)置編譯器、仿真器、時(shí)序分析、功耗分析等。 2) 【 View】菜單：進(jìn)行全屏顯示或?qū)Υ翱谶M(jìn)行切換，包括層次窗口、狀態(tài)窗口、消息窗口等。 【 Vector Waveform Five】選項(xiàng)：矢量波形文件。商家生產(chǎn)的電子時(shí)鐘更從質(zhì)量，價(jià)格，實(shí)用上考慮，不斷的改進(jìn)電子時(shí)鐘的設(shè)計(jì)，使其更加的具有市場。該系統(tǒng)具有顯示時(shí)、分、秒，智能鬧鐘，按鍵實(shí)現(xiàn)校準(zhǔn)時(shí)鐘，整點(diǎn)報(bào)時(shí)等功能。 關(guān)鍵詞 ： 數(shù)字時(shí)鐘，硬件描述語言， Verilog HDL， FPGA Abstract The design for a multifunctional digital clock, with hours, minutes and seconds count display to a 24hour cycle count。經(jīng)編譯和仿真所設(shè)計(jì)的程序，在可編程邏輯器件上下載驗(yàn)證，本系統(tǒng)能夠完成時(shí)、分、秒的分別顯示，按鍵進(jìn)行校準(zhǔn)，整點(diǎn)報(bào)時(shí)，鬧鐘功能。 本課題使用 Cyclone EP1C6Q240 的 FPGA 器件，完成實(shí)現(xiàn)一個(gè)可以計(jì)時(shí)的數(shù)字時(shí)鐘。 2 我國生產(chǎn)的電子時(shí)鐘有很多種，總體上來說以研究多功能電子時(shí)鐘為主，使電子時(shí)鐘除了原有的顯示時(shí)間基本功能外，還具有鬧鈴，報(bào)警等功能。 【 Design File】選項(xiàng)：新建設(shè)計(jì)文件，常用的有： AHDL 文本文件、 VHDL 文本文件、 Verilog HDL 文本文件、原理圖文件等?？梢詫⒃O(shè)計(jì)的電路封裝成一個(gè)元件符號，供以后在原理圖編輯器下進(jìn)行層次設(shè)計(jì)時(shí)調(diào)用。 （ 5）【 Setting】選項(xiàng)：設(shè)置控制。 （ 4）【 pilation report】選項(xiàng)：適配信息報(bào)告，通過它可以查看詳細(xì)的適配信 息，包括設(shè)置和適配結(jié)果等。 （ 2）【 run EDA timing analyzer tool 】選項(xiàng)：運(yùn)行 EDA 時(shí)序分析工具， EDA 是第三方仿真工具。此外， Verilog HDL 語言提供了編程語言接口，通過該接口可以在模擬、驗(yàn)證期間從設(shè)計(jì)外部訪問設(shè)計(jì)，包括模擬的具體控制和運(yùn)行。 ? 用戶定義原語（ UP）創(chuàng)建的靈活性。 ? 能夠描述層次設(shè)計(jì)，可使用模塊實(shí)例結(jié)構(gòu)描述任何層次。 ? 同一語言可用于生成模擬激勵和指定測 試的驗(yàn)證約束條件，例如輸入值的指定。 ? 對高級編程語言結(jié)構(gòu)，例如條件語句、情況語句和循環(huán)語句，語言中都可以使用。EP1C6Q240 包含有 5980 個(gè)邏輯單元和 92Kbit 的片上 RAM。 JTAG 模式使用 4 個(gè)專門的信號引腳： TDI、TDO、 TMS 以及 TCK。為了得到一個(gè)穩(wěn)定、精確的時(shí)鐘 頻率，有源晶振的供電電源經(jīng)過了 LC 濾波。 圖 七段數(shù)碼管顯示電路圖 數(shù)碼管 LED 顯示是工程項(xiàng)目中使用較廣的一種輸出顯示器件。當(dāng)鍵盤被按下是為“ 0”，未被按下是為“ 1”。因此數(shù)字時(shí)鐘所包含的模塊可分為，分頻模塊，按鍵模塊，計(jì)時(shí)校準(zhǔn)模塊，鬧鐘模塊， LED 顯示模塊，模塊之間的關(guān)系下圖： 圖 整體模塊框圖 針對框圖流程，設(shè)定出各個(gè)模塊的需求： 分頻電路： 針對計(jì)時(shí)器模塊與鬧鐘設(shè)定模塊的需求，可以知道分頻模塊需要生成一個(gè) 1Hz 的頻率信號，確保計(jì)時(shí) 模塊可以正常計(jì)數(shù)。// 模塊名 clock input clk。h0。h000000。b11111。 //鬧鐘使能寄存器 reg sec 。為了保證計(jì)時(shí)準(zhǔn)確，我們對系統(tǒng)時(shí)鐘 48MHz 進(jìn)行了 48000 分頻生成 1kHz 信號 clk1，在通過 1kHz 信號，生成 1Hz 信號 clk。b1。 計(jì)時(shí)模塊實(shí)現(xiàn) 計(jì)時(shí)模塊描述與實(shí)現(xiàn) 計(jì)時(shí)模塊是采用 16 進(jìn)制來實(shí)現(xiàn)的，將 hour[23,0]定義為其時(shí)分秒，其中 hour[3,0] 22 為其秒鐘上的個(gè)位數(shù)值， hour[4,7]為其秒鐘上的十位數(shù)值，以此類推分鐘、時(shí)鐘的個(gè)位和十位。 //秒加 1 if(hour[3:0] = 439。 hour[11:8] = hour[11:8] + 139。h6) //加到 6，復(fù)位 begin hour[15:12] = 439。b1。當(dāng) key[3]被按下時(shí)，進(jìn)入鬧鐘設(shè)定，可以通過 key[2:0]三個(gè)鍵，分別對秒，分，時(shí)進(jìn)行加 1 操作，從而進(jìn)行鬧鐘的設(shè)定。 //校準(zhǔn)按鍵轉(zhuǎn)換乒乓按鍵 end always (negedge key_done[3]) begin keyen[0] = ~keyen[0]。 當(dāng) 鬧鈴設(shè)置為整點(diǎn)是，會先進(jìn)行整點(diǎn)報(bào)時(shí)，然后進(jìn)入鬧鈴。b1。h0:beep_count_end = 1639。 //中音 5 的分頻系數(shù)值 439。h7794。hffff。hffff。b0。d0:disp_dat = clktime[3:0]。 //分個(gè)位 439。d7:disp_dat = clktime[23:20]。 //顯示 439。d14:disp_dat = hour[19:16]。 //選擇第一個(gè)數(shù)碼管顯示 339。b11110111。d6:dig_r = 839。 //顯示 0 439。hb0。h6:seg_r = 839。 //顯示 8 439。 //不顯示 endcase if((count1[3:1]== 339。功能模塊先后調(diào)試順序?yàn)椋猴@示模塊 → 時(shí)間模塊 → 鍵盤模塊 → 時(shí)間設(shè)定及其顯示模塊 → 鬧鈴、整點(diǎn)報(bào)時(shí)設(shè)定及其顯示模塊。時(shí)間系統(tǒng)需要實(shí)現(xiàn)時(shí)、分、秒的正確走時(shí)。出現(xiàn)此問題時(shí)候，首先對硬件進(jìn)行再次檢查，用示波器檢查 引腳兩端是否有信號的輸入輸出 。經(jīng)過檢查，找到原因是 沒有給按鍵進(jìn)行按鍵去抖動 。 展望 針對數(shù)字時(shí)鐘的設(shè)計(jì)，通過以上的驗(yàn)證，我們可以知道，對數(shù)字時(shí)鐘來說，其實(shí)占用很少邏輯資 源，也就意味著如果一點(diǎn)制作成 SOC 的話，成本會非常的低，所以基于這點(diǎn)，整個(gè)模塊完全可以依附在其他功能產(chǎn)品（如 CPU 內(nèi)部）上，給整個(gè)產(chǎn)品增加的優(yōu)勢。 34 第六章 總結(jié)和展望 總結(jié) 在 FPGA 上設(shè)計(jì)和調(diào)試都需要耐心，時(shí)鐘設(shè)計(jì)在生活中無處不在，設(shè)計(jì)的過程要考慮到應(yīng)用的習(xí)慣，設(shè)計(jì)更人性化的體驗(yàn)，才會是一個(gè)好的設(shè)計(jì)。 （ 3）時(shí)鐘模塊時(shí)，出現(xiàn) 秒鐘走的 過快的現(xiàn)象。） 浙江理工大 學(xué)科技與藝術(shù)學(xué)院本科畢業(yè)設(shè)計(jì) (論文 ) 33 圖 時(shí)間 調(diào)整 /鬧鐘設(shè)定 模塊調(diào)試圖 調(diào)試注意事項(xiàng) 軟件設(shè)計(jì)時(shí)，需要確定好軟件設(shè)計(jì)的思路，即先確定 各個(gè) 功能 需要實(shí)現(xiàn)的先后 ，再將各功能模塊單獨(dú)進(jìn)行編寫調(diào)試，待各模塊功能完善后，再進(jìn)行總體聯(lián)合調(diào)試。 調(diào)試過程及結(jié)果 調(diào)試過程按照：顯示模塊 → 時(shí)間模塊 → 鍵盤模塊 → 時(shí)間設(shè)定及其顯示模塊 → 鬧鈴、 32 整 點(diǎn)報(bào)時(shí)設(shè)定及其顯示模塊的順序進(jìn)行調(diào)試。 End 顯示模塊仿真 編譯程序，進(jìn)行功能仿真，記錄仿真圖形： 圖 顯示模塊仿真 圖 通過上面的圖可以知道， LED 數(shù)碼管是通過掃描的方式實(shí)現(xiàn)數(shù)據(jù)更新，通過 dig，seg 寄存器的數(shù)據(jù)可以知道，數(shù)據(jù)能正常顯示，滿足設(shè)計(jì)要求。ha:seg_r = 839。hf8。 //顯示 4 439。h2:seg_r = 839。b01111111。 //選擇第五個(gè)數(shù)碼管顯示 339。d2:dig_r = 839。ha。 //分十位 439。d9:disp_dat = hour[7:4]。ha。d2:disp_dat = 439。在設(shè)計(jì)過程中，首先進(jìn)行程序編寫和調(diào)試 的應(yīng)該是顯示模塊。b1。h6,439。 //中音 6 的分頻系 數(shù)值 439。h5:beep_count_end = 1639。h8637。hffff))) begin beep_count = 1639。鬧鐘觸發(fā)時(shí)，播放嘀嘀嘀報(bào)警聲。 功能仿真，記錄仿真結(jié)果，如下圖： 圖 按鍵模塊仿真圖 通過上圖可以知道， key_done 會 隨著 key 的變化而發(fā)生相應(yīng)的變化，并有消除噪聲的作用，功能仿真正確，達(dá)到設(shè)計(jì)目的。 // 按鍵消抖輸出 always (posedge count1[5]) //按鍵去噪聲 begin dout1 = key。 end end end end end end 浙江理工大 學(xué)科技與藝術(shù)學(xué)院本科畢業(yè)設(shè)計(jì) (論文 ) 23 計(jì)時(shí)模塊仿真 對計(jì)時(shí)模塊進(jìn)行仿真，記錄仿真波形 圖 計(jì)時(shí)模塊仿真圖 由上圖可見，當(dāng) sec 信號下降沿跳變時(shí)， hour 寄出去會加 1,也就相當(dāng)于跳了一秒鐘時(shí)間。 //時(shí)個(gè)位加一 if(hour[19:16] = 439。h0。b1。當(dāng)時(shí)分十位 [23,20]為 2 和分個(gè)位為 4，全部清零，開始重新計(jì)時(shí)。 //計(jì)數(shù)器清零 sec = ~sec。d24000) // 到了嗎？ begin count = 1539。 //鬧鐘使能信號 模塊框圖 通過 quartus II 的 creat symble for current file 功能生成框圖如下： 圖 生成的符號圖 分頻模塊實(shí)現(xiàn) ， 計(jì)數(shù)電路所需時(shí)鐘信號為 1HZ，而系統(tǒng)時(shí)鐘為 48MHZ，所以要對系統(tǒng)時(shí)鐘進(jìn)行分頻以來滿足電路的需要。 //蜂鳴器寄存器 reg [15:0] beep_count_end = 1639。b11111。 //定義計(jì)數(shù)寄存器 reg [14:0] count。 output [7:0] dig。整點(diǎn)報(bào)時(shí)會播放音樂，鬧鐘時(shí)嘀嘀嘀報(bào)警。當(dāng)在 BEEP 輸入一定頻率的