【正文】 70 年代發(fā)展起來的一種新的集成器件。 (4)由于 VHDL 具有類屬描述語句和子程序調(diào)用等功能，對于已完成的設計，在不改變源程序的前提下，只需改變類屬參數(shù)或函數(shù)，就能改變設計的規(guī)模和結(jié)構(gòu)。 (2)對于 VHDL 完成的一個確定設計，可以利用 EDA 工具進行邏輯綜合和優(yōu)化，并自動的把 VHDL 描述設計轉(zhuǎn)化為門級網(wǎng)表。這個 EDA 和 IC 設計工業(yè)都朝這個方向發(fā)展，這并非是 FPGA 與 ASIC 制造商競爭的產(chǎn)物，對于用戶來說，意味著有了更多的選擇。 (5)計算機硬件平臺性能大幅度提高，為復雜 SoC 設計提供了物理基礎(chǔ)。這就對 EDA 工具提出更高的要求。 利用 EDA 技術(shù)進行電子系統(tǒng)設計的最后目標，是完成專用集成電路 ASIC 的設計和實現(xiàn)， ASIC 作為最終的物理平臺，集中容納了用戶通過 EDA 技術(shù)將電子應用系統(tǒng)的既定功能和技術(shù)指標具體實現(xiàn) 的硬件實體。 高層次設計是一種 “ 概念驅(qū)動式 ” 設計，設計人員無須通過門級原理圖描述電路，而是針對設計目標進行功能描述。后仿真主要是檢驗 PCB 板在實際工作環(huán)境中的可行性。在進行系統(tǒng)仿真時，必須要有元件模型庫的支持，計算機上模擬的檢人輸出波形代替了實際電路調(diào)試中的信號源和示波器。 EDA 技術(shù)發(fā)展趨勢 EDA 技術(shù)的每一次進步，都引起了設計層次上的一次飛躍，從設計層次上分， 70年代 為物理級設計（ CAD）， 80 年代為電路級設計（ CAE）， 90 年代進入到系統(tǒng)級設計（ EDA）。前者代表了物理層在廣度和深度上硬件電路實現(xiàn)的發(fā)展，后者則反映了現(xiàn)代先進的電子理論、 電子技術(shù)、仿真技術(shù)、設計工藝和設計技術(shù)與最新的計算機軟件技術(shù)有機的融合和升華。 關(guān)鍵詞： FPGA/CPLD、 VHDL、測相儀 II FPGAbased digital phasemeasuring instrument design and production Abstract: The design is based on the FPGA core of the digital phase measurement and realization of the basic principles of the programme, the realization of the two signals in the phase of precision measurement and statistics show that the measurement results. The system of programmable logic devices based system chips, with their VHDL design and development, the system by the phasemeasuring instrument, the digital shift believe that the phaseshifting, generator and a work of three modules, the device has a simple theory, measurement Highprecision measurement results show that the visual characteristics. The design of the EDA software development platform MAX + PLUS Ⅱ on the use of hardware description language VHDL design programming. Key words: FPGA / CPLD； VHDL； measurement of the instrument1 第 1 章 緒論 EDA 技術(shù)概述 引言 20 世紀末，電子技術(shù)獲得飛速發(fā)展，在其推動下，現(xiàn)代電子產(chǎn)品幾乎滲透了社會的各個領(lǐng)域，有力推動社會生產(chǎn)力的發(fā)展和社會信息化程度的提高，同時也使現(xiàn)代電子產(chǎn)品性能進一步提高，產(chǎn)品更新?lián)Q代的節(jié)奏也越來越快。I 基于 FPGA 的數(shù)字式相位測量儀的設計與制作 摘要： 本設計給出了基于 FPGA 核心的數(shù)字式相位測量的基本原理與實現(xiàn)方案，實現(xiàn)的是對兩列信號的相位差的精確測量并數(shù)字顯示測量結(jié)果?，F(xiàn)代電子技術(shù)的核心是 EDA 技術(shù)，其依賴功能強大的 計算機，在 EDA 工具軟件平臺上，對以硬件描述語言 HDL 為系統(tǒng)邏輯描述手段完成的設計文件，自動完成邏輯編譯、邏輯化簡、邏輯分割、邏輯綜合、結(jié)構(gòu)綜合，以及邏輯優(yōu)化和仿真測試，直至實現(xiàn)既定的電子線路系統(tǒng)功能。因此，嚴格地說， EDA 技術(shù)應該是這兩者的結(jié)合，是這兩個技術(shù)領(lǐng)域共同孕育的奇葩。物理級設計主要指 IC 版圖設計，一般由半導體廠家完成。這一次仿真主要是檢驗設計方案在功能方 面的正確性。 由此可見，電路級的 EDA 技術(shù)使電子工程師在實際的電子系統(tǒng)產(chǎn)生前，就可以全面地了解系統(tǒng)的功能特性和物理特性，從而將開發(fā)風險消滅在設計階段，縮短了開發(fā)時間，降低了開發(fā)成本。由于擺脫了電路細節(jié)的束縛，設計人員可以把精力集中于創(chuàng)造性的方案與概念的構(gòu)思上，一且這些概念構(gòu)思 以高層次描述的形式輸人計算機， EDA 系統(tǒng)就能以規(guī)則驅(qū)動的方式自動完成整個設計。 隨著市場需求的增長，集成工藝水平的可行性以及計算機自動設計技術(shù)的不斷提高，單片系統(tǒng)，或稱系統(tǒng)集成芯片成為 IC 設計的發(fā)展方向。可編程邏輯器件開始進入傳統(tǒng)的 ASIC 市場。 3 此外，隨著系統(tǒng)開發(fā)對 EDA 技術(shù)的目標器件各種性能要求的提高， ASIC 和 FPGA將更大程度相互融合。 硬件描述語言 VHDL VHDL 語言的產(chǎn)生及特點 VHDL 的英文全名是 VHSIC（ Very High Speed Integrated CiruitHardwre Description Language） ,于 1983 年由美國國防部（ DOD）發(fā)起創(chuàng)建，由 IEEE（ The Institue of Electrical and Electronics Engineers） 進一步發(fā)展，并在 1987 年作為“ IEEE 標準 1076”發(fā)布。這種設計突破了傳統(tǒng)門級設計中的瓶頸，極大的減少了電路設計的時間和錯誤發(fā)生率，降低了開發(fā)成本，縮短了設計周期。 VHDL 語言具有很強的電路描述和建模能力，能從多個層次對數(shù)字系統(tǒng)進行建模和描述，從而大大簡化了硬件設計任務，提高了設計效率和可靠性。 PLD 是大規(guī)模集成電路技術(shù)發(fā)展的產(chǎn)物，是一種半定制的集成電路，結(jié)合計算機軟件技術(shù)可以快速、方便的構(gòu)建數(shù)字系統(tǒng)。同樣任何時序電路都可組合電路加上存儲元件構(gòu)成。 ① 圖形輸入 圖形輸入通常包括原理圖輸入、狀態(tài)圖輸入和波形圖輸入等方法。 可以說，應用 HDL 的文本輸入方法克服了上述原理圖輸入法存在的所有弊端，為6 EDA 技術(shù)的應用和發(fā)展打開了一個廣闊的天地 ⑵ HDL 綜合 綜合過程將把軟件設計的 HDL 描述與硬件結(jié)構(gòu)掛鉤，是將軟件轉(zhuǎn)化為硬件電路的關(guān)鍵步驟，是文件描述與硬件實現(xiàn)的一座橋梁。 邏輯綜合通過后必須利用適配器將綜合后的網(wǎng)表文件針對某一具體的目標器件進行邏輯映射操作，其中包括底層器件配制、邏輯分割、邏輯優(yōu)化、邏輯布局布線操作。但時序仿真文件必須來自針對具體器件的綜合器與適配器 ② 功能仿真。 ⑹硬件調(diào)試 最后是將含有載入了設計的 FPGA 或 CPLD 的硬件系統(tǒng)進行統(tǒng)一測試，以便最終驗證設計項目在目標系統(tǒng)上的實際工作情況，以排除錯誤，改進設計。由于有關(guān)結(jié)構(gòu)的詳細知識已裝入開發(fā)工具，設計者不需手工優(yōu)化自己的設計，因此設計速度非?？臁? 總體方案設計 相位測量儀設計方法很多，總體上有數(shù)字和模擬兩種設計方法。用通常的單片機難以完全滿足本題的精度要求。 系統(tǒng)設計 本設計要求設計相位測量儀，數(shù)字式移相信號發(fā)生器，移相網(wǎng)絡三部分。 圖 數(shù)字 式移相信號發(fā)生器框圖 其基本思想是將要產(chǎn)生的正弦信號的一個周期的數(shù)字樣本存儲在波形數(shù)據(jù)檢索表中，然后通過了一個地址發(fā)生器對檢索表中的波形數(shù)據(jù)周而復始地尋址讀出，在經(jīng) D/A變換和濾波后獲得正弦波形，信號發(fā)生器的相位產(chǎn)生只需要改變地址計數(shù)器的計數(shù)初值便可實現(xiàn)，由于從存儲器中所讀出的波形樣本數(shù)是固定的，只要一個周期中的樣本數(shù)越大（我們選取 360 個點）輸出波形的質(zhì)量較高，其相位噪聲較低且不隨輸出頻率的變化而變化，另外，用 VHDL 可以很方便地設計一個可變模計數(shù)器，使得輸出頻率可以通過鍵盤任意預值和改變，本方案是一種性 能優(yōu)異的可移相式信號發(fā)生器。 11 第 3 章 硬件電路設計 移相網(wǎng)絡 由 R， C 組成移相網(wǎng)絡進行移相 原理圖如下圖 。 R4， R5 的選擇：當 ??RC1 時 ， C 點電位相對移相輸入電壓的衰減最大， 所以選同相放大器的放大倍數(shù)為 2，則 R4=R5，選 R4=R5=10 KΩ 運算放大器選擇：這里選擇 LM741 芯片。 10V供電，其他器件用177。 放大級的設計主要考慮增益和帶寬的指標，因為后面的整形級才用了電壓比較器，所以放大級的增益應根據(jù)頻率計指標提出的最小輸入信號幅度（ ）和電壓比較器所要求的 輸入電壓的最小擺率來決定，當加到電壓比較器輸入端的信號頻率為 時，只要其幅度大于 ，它的過零壓擺率就能滿足大于 。 計數(shù)模塊 此模塊的處理的信號為 CP1 和 CP2 異或后的信號 CP3，和 CP1 經(jīng)過分一次頻后的信號 CP4，分別對 CP3 和 CP4 信號的高電平為閘門時間進行計數(shù)，并將計數(shù)值輸出。則 a 至少要滿足遞增為一時對應的相位差遞增為 176。 1 個脈沖的誤差，故誤差為： 要使 測量絕對誤差≦ 2186。 移位不影響相位差測量。 6 0*)22(39。 圖 除法頂層設計圖 數(shù)據(jù)選擇模塊 運算出來的結(jié)果為相位差范圍為（ 0~180176。 圖 數(shù)據(jù)選擇模塊頂層設計圖 12 位二進制經(jīng)譯碼形成 BCD 碼電路圖如下 圖 。 TYCHENFA：實現(xiàn) 乘法 運算。 122bcd:將 12 位二進制數(shù)轉(zhuǎn)換為 BCD 碼，實現(xiàn)譯碼功能 。 圖 頂層模塊仿真波形 計數(shù) X計數(shù) Y移位 X39。 / Y39。 圖 鍵盤掃描原理圖 鍵盤控制部分主要分配按鍵功能，使該發(fā)生器有條不紊的工作。 我們采用 AT89C51 單片機來控制常用的 2 行 16 個字的字符型液晶模塊 DM162，根據(jù)顯示的容量可以分為 1 行 16 個字、 2 行 16 個字、 2 行 20 個字，分別控制頻率與相位顯示。 圖 顯示掃描頂層設計圖 波形存儲模塊 該模塊以存儲器的方式中存儲了正弦波形半個周期的 180 個數(shù)據(jù)點，一個周期后讀取的數(shù)據(jù)就為 360 個點?？晒y試用。移相數(shù)字發(fā)生器的輸出脈沖信號每個周期有 360 個數(shù)據(jù)，故存儲器的地址范圍為（ 0~360）。改變存儲器地址，便可改變移相數(shù)字發(fā)生器的相位 。 圖 電路圖封裝元件 輸出選擇 設計 頂層圖如圖 ， VHDL 語言描述（ cosin_180）附錄 。以此脈沖信號對地址生成器和波形存儲器讀數(shù)，地址生成器和波形存儲器讀出速度決定了移相數(shù)字信號發(fā)生器信號的頻率大小，因此，控制變模分頻器模的大小便23 可控制移相數(shù)字信號發(fā)生器的輸出頻率。 圖 分頻電路設計頂層圖 BCD 碼轉(zhuǎn)換成 14 位二進制碼電路圖如下 圖 。 25 圖 移相數(shù)字信號發(fā)生器頂層模塊 各小模塊功能如下所示： JIANPAN_G: 鍵盤掃描 。 COS_ZUHE: 對波形存儲器存儲的每一個數(shù)據(jù)都賦一個地址，每個數(shù)據(jù)都對應一個固定地址，在讀取某一數(shù)據(jù)時，可通過它的地址對它尋址讀取。 圖 移相數(shù)字信號發(fā)生器封裝元件 26 頻率測量 將待測正弦波信號經(jīng)過比較器后等到一個方波信號，以此方波信號為基準計數(shù)脈沖1 秒鐘計數(shù)的大小即為待測信號在這一秒釧內(nèi)的頻率大小。當計數(shù)值小于 1000 時，置標志位為 0；大于1000，置標志位為 1；顯然，三個標志位的判斷有先后關(guān)系， flag1 最先被判斷，依次是falg2, count1,count2,count3 顯示。 顯示頻率的單位為 KHZ， 當閘門時間為 時，若信號頻率為 f，則count1=(f/1000)+1, 而頻率顯示為 f/1000KHZ,即計數(shù)值；當閘門時間為 時，顯示的最低位顯示小數(shù)點即可；當閘門時間為 時，顯示的次低位顯示小數(shù)點即可表示頻率值。 VHDL 語言描述（ FENPING）附錄 。 VHDL 語言描述（ JISHU2）附錄 。 VHDL 語言描述（ CP_PINLV）附錄 。 圖 頻率測量電路頂層 28 第 5 章 程序下載 程序已經(jīng)編譯通過，仿真也和預先設想的相同，但是必須通過下載調(diào)試來驗證設計的正確與否。 在硬件方面，本課題選用了 ALTERA 公司開發(fā)的 ACEX1K 的芯片。以便最終了解設計的項目的正確性。 Pins 如果不滿意當前分布，選圖標 〉選中該管腳 〉單擊右鍵 delete。然后需要按前面所述將工程重新編譯一遍，在rpt 報 告文件里可以看到新定義的管腳分配圖 。此編程方 式對應計算機的并口下載方式， “ MV” 是混合電壓的意思，主要指對 Altera 的各類芯核電壓（ 5V、 ）的 CPLD 或 FPGA