【文章內(nèi)容簡(jiǎn)介】 b≥ 3600 時(shí) a 的變化范圍大于（ 0~3600），滿足課題要求。為了更加精確的測(cè)量出相位差，本設(shè)C P 1C P 2C P 3πππ2π2π2πwtwtwtVVV3π 4π3π 4π3π 4π000???? yx???? ba15 計(jì)取 x 的位數(shù)為 14 位，在滿足課題要求頻率范圍（ 20HZ~20KHZ）內(nèi) x 的變化范圍為4096~8191； y 的位數(shù)為 15 位，故滿足課題要求頻率范圍（ 20～ 20KHz）內(nèi) y 的變化范圍為（ 8192～ 16383）。在整個(gè)周期相同的一閘門 時(shí)間 T 內(nèi)的計(jì)數(shù)值為 N，會(huì)產(chǎn)生177。 1 個(gè)脈沖的誤差，故誤差為： 要使 測(cè)量絕對(duì)誤差≦ 2186。 即 Mf ? 0f 為基準(zhǔn)脈沖，應(yīng)大于 ,本設(shè)計(jì)采用的基準(zhǔn)脈沖頻率為 40MHZ。 計(jì)數(shù) 設(shè)計(jì) 頂層圖 如下圖 ， VHDL 語言描述 （ JISHU2）見附錄 。 圖 計(jì)數(shù)模塊頂層設(shè)計(jì)圖 數(shù)據(jù)溢出處理模塊 由于乘除法占用的資源很多，可能在一片芯片內(nèi)部都不能實(shí)現(xiàn)，通過移位模塊將要進(jìn)行乘除法運(yùn)算的數(shù)據(jù) X、 Y 同時(shí) 除以 2n(n 為移位的位數(shù) )，而對(duì)相位差計(jì)算 。 移位不影響相位差測(cè)量。 移位 設(shè)計(jì) 頂層圖如下 圖 ， VHDL 語言描述（ YIWEI）見附錄 。 圖 移位模塊頂層設(shè)計(jì)圖 運(yùn)算模塊 這一模塊實(shí)現(xiàn)相位差轉(zhuǎn)化的計(jì)算表達(dá)式 %100360220%100N1 0 ????? fk hze???????00 6 0*39。39。 6 0*)22(39。babann%1001 ?? N?16 Δφ = ?ba 在處理過程中，因?yàn)?VHDL 語言在處理除法運(yùn)算過程中不能對(duì)浮點(diǎn)進(jìn)行處理，為了避免誤差，只能先用乘法，再用除法，具體參照 vhdl 語言描述。 乘法 設(shè)計(jì) 頂層圖如下 圖 ， VHDL 語言描述（ TYCHENFA ）附錄 。 圖 乘法頂層設(shè)計(jì)圖 除法 設(shè)計(jì) 頂層圖如下 圖 ， VHDL 語言描述（ KCHUFA ）附錄 。 圖 除法頂層設(shè)計(jì)圖 數(shù)據(jù)選擇模塊 運(yùn)算出來的結(jié)果為相位差范圍為（ 0~180176。），判斷 CP1 與 CP2 之間的超前和滯后的關(guān)系，使相位差的范圍為（ 0~176。）范圍內(nèi)，具體處理過程如下： 先判斷 CP1， CP2 的滯后超前，以 CP1 為準(zhǔn)， CP2 為滯后，則輸出為 ‘?? =3600Δφ， CP2 為滯后，則輸出為 ‘?? = ?? 再顯示，加上小數(shù)點(diǎn)，便可在顯示管上顯示相位差大小 ，輸出 12 位二進(jìn)制經(jīng)譯碼形成 BCD 碼。 數(shù)據(jù)選擇模塊 設(shè)計(jì) 頂層如 圖 ， VHDL 語言描述（ XUSHU1）附錄 。 圖 數(shù)據(jù)選擇模塊頂層設(shè)計(jì)圖 12 位二進(jìn)制經(jīng)譯碼形成 BCD 碼電路圖如下 圖 。 17 圖 譯碼電路圖 封裝元件如下圖 。 圖 轉(zhuǎn)換電路封裝元件 整個(gè) 相位測(cè)量 模塊頂層 設(shè)計(jì) 如 圖 。 圖 數(shù)字移相信號(hào)發(fā)生器頂層模塊 各小模塊功能如下所示： 18 JISHUZ：實(shí)現(xiàn)計(jì)數(shù)模塊功能，用基本脈沖同 時(shí)對(duì) CP1 的一個(gè)周期和 CP CP2 異或后的脈沖信號(hào)高電平時(shí)間計(jì)數(shù)， YIWEI：實(shí)現(xiàn)移位模塊功能，將計(jì)數(shù)值 X， Y 同時(shí)除二移位。 TYCHENFA：實(shí)現(xiàn) 乘法 運(yùn)算。 KCHUFA：實(shí)現(xiàn)除法運(yùn)算。 XUSHI：對(duì) CP CP2 進(jìn)行超前還是 |滯后判斷，并數(shù)據(jù)選擇輸出。 SCAN_8_DOT: 實(shí)現(xiàn)動(dòng)態(tài)掃描譯碼顯示 ， VHDL 語言描述 附錄 。 122bcd:將 12 位二進(jìn)制數(shù)轉(zhuǎn)換為 BCD 碼，實(shí)現(xiàn)譯碼功能 。 各輸入信號(hào)的流程圖如圖 。 圖 4. 10 輸入信號(hào)的流程圖 封裝元件如下圖 4. 11。 圖 4. 11 位測(cè)量封裝元 仿真波形如下 。 圖 頂層模塊仿真波形 計(jì)數(shù) X計(jì)數(shù) Y移位 X39。移位 Y39。C P 1 XO R C P 2C L KC P 2X 39。x 3 6 0 0除數(shù)被除數(shù)3 6 0 0 * X39。 / Y39。選擇譯碼乘法運(yùn)算輸出超前滯后判斷分頻輸出....C P 2C P 13 6 0 0 3 6 0 * X / Yf l ag19 數(shù)字移相信號(hào)發(fā)生器 該數(shù)字式移相信號(hào)發(fā)生器由鍵盤控制模塊、顯示控制模塊、可變模分頻器模塊、地址生成器模塊、波形數(shù)據(jù)存儲(chǔ)模塊等五個(gè)模塊。 鍵盤控制模塊 該模塊有鍵盤掃描、數(shù)據(jù)流控制等部分。 鍵盤掃描 鍵盤掃描原理圖 如圖 所示，由分頻器電路、鍵盤掃描計(jì)數(shù)器電路、鍵盤 column 和 row 按鍵檢測(cè)電路、按鍵抖動(dòng)消除電路、鍵盤編碼電路等組成 . 鍵盤掃描頻率一般為 1KHZ 左右，按鍵（ key_pressed）為使能 0 位，當(dāng)使用者尚未按下鍵盤時(shí)， key_pressed=’ 1’ ,此時(shí)由 0～ 15 反復(fù)計(jì)數(shù)，并輸出計(jì)數(shù)值作為按鍵檢測(cè)電路的輸入掃描鍵盤，直到使用者按下鍵盤時(shí) key_pressed=’ 0’ ，計(jì)數(shù)器停止持續(xù)輸出計(jì)數(shù)值。 圖 鍵盤掃描原理圖 鍵盤控制部分主要分配按鍵功能，使該發(fā)生器有條不紊的工作。 鍵盤掃描 設(shè)計(jì) 頂層電路如圖 ， VHDL 語言描述（ JIANPAN_G） 附錄 。 圖 鍵盤掃描頂層設(shè)計(jì)圖 鍵盤控制 設(shè)計(jì) 頂層電路如圖 ， VHDL 語言描述（ JIAN_CTRL）附錄 。 圖 鍵盤控制頂層設(shè)計(jì)圖 20 顯示控制模塊 液晶顯示器以其微功耗、體積小、顯示內(nèi)容豐富、超薄輕巧的諸多優(yōu)點(diǎn)，在袖珍式儀表和低功耗應(yīng)用系統(tǒng)中應(yīng)用廣泛。 我們采用 AT89C51 單片機(jī)來控制常用的 2 行 16 個(gè)字的字符型液晶模塊 DM162，根據(jù)顯示的容量可以分為 1 行 16 個(gè)字、 2 行 16 個(gè)字、 2 行 20 個(gè)字，分別控制頻率與相位顯示。 DM162 液晶模塊內(nèi)部的字符發(fā)生存儲(chǔ)器（ CGROM）已經(jīng)存儲(chǔ)了 160 個(gè)不同的點(diǎn)陣字符圖形，這些字符有：阿拉伯?dāng)?shù)字、英文字母的大小寫、常用的符號(hào)、和日文假名等，每一個(gè)字 符都有一個(gè)固定的代碼，比如相位符號(hào) θ 的代碼是 11110010B（ F2H），顯示時(shí)模塊把地址 F2H 中的點(diǎn)陣字符圖形顯示出來，我們就能看到字母 θ 。 DM162 液晶顯示模塊可以和單片機(jī) AT89C51 直接接口，電路如圖 所示。 圖 顯示控制電路圖 帶有小數(shù)點(diǎn)的顯示掃描模塊 如圖 ， VHDL 語言描述（ SCAN4_8_DOT）附錄 。 圖 顯示掃描頂層設(shè)計(jì)圖 波形存儲(chǔ)模塊 該模塊以存儲(chǔ)器的方式中存儲(chǔ)了正弦波形半個(gè)周期的 180 個(gè)數(shù)據(jù)點(diǎn)，一個(gè)周期后讀取的數(shù)據(jù)就為 360 個(gè)點(diǎn)。這樣就滿足了題目中相位差步進(jìn)為 1о的要求。當(dāng)輸入選擇地址不同時(shí)輸出相應(yīng)地址的 8 位波形數(shù)據(jù)值，提供給 A/D 轉(zhuǎn)換。 21 在此模塊中也引出了兩個(gè)方波波形，此方波隨鍵盤輸入頻率相位值不同而改變。可供測(cè)試用。 波形存儲(chǔ) 設(shè)計(jì)頂層 如圖 ， VHDL 語言描述（ COSIN_32）附錄 。 圖 波形存儲(chǔ)頂層設(shè)計(jì)圖 余弦函數(shù) 設(shè)計(jì) 頂層 如圖 ， VHDL 語言描述（ cosin_180）附錄 。 圖 余弦函數(shù)頂層設(shè)計(jì)圖 地址生成器模塊 對(duì)波形存儲(chǔ)器存儲(chǔ)的每一個(gè)數(shù)據(jù)都賦一個(gè)地址，每個(gè)數(shù)據(jù)都對(duì)應(yīng)一個(gè)固定地址，在讀取某一數(shù)據(jù)時(shí)，可通過它的地址對(duì)它尋址讀取。移相數(shù)字發(fā)生器的輸出脈沖信號(hào)每個(gè)周期有 360 個(gè)數(shù)據(jù)，故存儲(chǔ)器的地址范圍為（ 0~360）。鍵盤輸入移相值并通過二進(jìn)制轉(zhuǎn)化為 ADD_X數(shù)值，通過地址累加 COUNT=COUNT+1 得到新地址。因?yàn)樵诓ㄐ螖?shù)據(jù)表里只有波形的一半數(shù)據(jù)，所 以在地址計(jì)數(shù)到 180 后地址是通過 ADD=360COUNT 來對(duì)波形表尋址。而移相地址為 ADD2=ADD1+ADD_X。，改變存儲(chǔ)器地址，便可改變移相數(shù)字發(fā)生器的相位 。 地址生成器 設(shè)計(jì) 頂層 如圖 ， VHDL 語言描述（ cosin_180）附錄 。 圖 地址生成器頂層設(shè)計(jì)圖 BCD 碼轉(zhuǎn)換成 10 位二進(jìn)制碼電路圖如下 圖 。 22 圖 BCD 碼轉(zhuǎn)換成 10 位二進(jìn)制碼電路圖 封裝元件如圖 。 圖 電路圖封裝元件 輸出選擇 設(shè)計(jì) 頂層圖如圖 ， VHDL 語言描述（ cosin_180）附錄 。 圖 輸出選擇頂層設(shè)計(jì)圖 將地址生成器和波形存儲(chǔ)模塊連接電路圖 。 圖 連接電路圖 封裝元件如下圖 。 圖 封裝元件 可變模分頻器模塊 對(duì)一基準(zhǔn)頻率進(jìn)行可變模分頻，當(dāng)基準(zhǔn)頻率足夠大，改變模的大小得到不同頻率的脈沖信號(hào)。以此脈沖信號(hào)對(duì)地址生成器和波形存儲(chǔ)器讀數(shù)，地址生成器和波形存儲(chǔ)器讀出速度決定了移相數(shù)字信號(hào)發(fā)生器信號(hào)的頻率大小，因此，控制變模分頻器模的大小便23 可控制移相數(shù)字信號(hào)發(fā)生器的輸出頻率。 移相數(shù)字信號(hào)發(fā)生器一個(gè)周期的數(shù)據(jù)采樣點(diǎn)的 個(gè)數(shù)為 360 個(gè)點(diǎn)，若移相數(shù)字信號(hào)發(fā)生器的輸出的正弦信號(hào)頻率為 f, 對(duì)存儲(chǔ)器的讀數(shù)脈沖頻率既變模分頻器的輸出頻率f0=360*f, 基準(zhǔn)脈沖頻率為 40MHZ，變模分頻器的模 M 的表達(dá)式為 ? ? fff /11111136040/40 ??? ? ??? ? ??? ? 實(shí)現(xiàn)除法電路，預(yù)定被除數(shù)為 111111,輸入的除數(shù)為要預(yù)制的移相數(shù)字信號(hào)發(fā)生器輸出正弦波信號(hào)頻率大小。輸出的商即為模 M。 對(duì)基準(zhǔn)頻率信號(hào)（ 40MHZ）進(jìn)行 M 分頻，便可得到對(duì)地址生成器和波形存儲(chǔ)器讀出速度脈沖 . 除法電路 設(shè)計(jì) 頂層模塊 如圖 ， VHDL 語言描述（ CHUFA_1）附 錄 圖 除法電路設(shè)計(jì)頂層圖 分頻電路 設(shè)計(jì) 頂層 模塊 如圖 ， VHDL 語言描述（ CP_PINLV）附錄 。 圖 分頻電路設(shè)計(jì)頂層圖 BCD 碼轉(zhuǎn)換成 14 位二進(jìn)制碼電路圖如下 圖 。 圖 BCD 碼轉(zhuǎn)換成 14 位二進(jìn)制碼電路圖 24 封裝元件如圖 圖 轉(zhuǎn)換電路封裝元件 可變模分頻器模塊電路連接如下圖 。 圖 可變模分頻器電路圖 可變模分頻器 頂層文件如下圖 。 圖 可變模分頻器頂層文件 移相數(shù)字信號(hào)發(fā)生器頂層模塊如下圖 。 25 圖 移相數(shù)字信號(hào)發(fā)生器頂層模塊 各小模塊功能如下所示： JIANPAN_G: 鍵盤掃描 。 JIAN_CTRL： 鍵盤控制 。 FENPIN： 得到不同頻率的脈沖信號(hào) 。 SCAN_8_DOT: 帶有小數(shù)點(diǎn)的顯示掃描模塊 。 COS_ZUHE: 對(duì)波形存儲(chǔ)器存儲(chǔ)的每一個(gè)數(shù)據(jù)都賦一個(gè)地址，每個(gè)數(shù)據(jù)都對(duì)應(yīng)一個(gè)固定地址，在讀取某一數(shù)據(jù)時(shí)，可通過它的地址對(duì)它尋址讀取。 BOX_CTRL: 片選 。 YOUHUA_XIANSHI: 當(dāng)高位為零，那么就不顯示，“ C” 為不顯示標(biāo)志。 封裝元件如下圖 。 圖 移相數(shù)字信號(hào)發(fā)生器封裝元件 26 頻率測(cè)量 將待測(cè)正弦波信號(hào)經(jīng)過比較器后等到一個(gè)方波信號(hào)，以此方波信號(hào)為基準(zhǔn)計(jì)數(shù)脈沖1 秒鐘計(jì)數(shù)的大小即為待測(cè)信號(hào)在這一秒釧內(nèi)的頻率大小。 用 VHDL 語言描述頻率測(cè)量原理的過程如下 圖 。 圖 頻率測(cè)量原理圖 其中， CLK 為基準(zhǔn)倍，頻率大小為 40MHZ。 基準(zhǔn)信號(hào)經(jīng)過分頻后得到周期為 、 ，占空比接近為 1 的閘門脈沖信號(hào)，并以次作為被測(cè)信號(hào)的閘門時(shí)間對(duì)被測(cè)信號(hào)同時(shí)計(jì)數(shù)，并判斷計(jì)數(shù)值的大小。當(dāng)計(jì)數(shù)值小于 1000 時(shí)，置標(biāo)志位為 0；大于1000，置標(biāo)志位為 1；顯然，三個(gè)標(biāo)志位的判斷有先后關(guān)系， flag1 最先被判斷，依次是falg2, count1,count2,count3 顯示。 flag1 的優(yōu)先級(jí)最高，只要 flag1=1, 數(shù)據(jù)選擇顯示器立即選擇 count1 顯示。 Flag2 的優(yōu)先級(jí)次之，當(dāng) flag1=0， flag2=1 時(shí)，數(shù)據(jù)選擇顯示器立即選擇 count2 顯示。 Flag3 的優(yōu)先級(jí)最低，只有當(dāng) flag1=0， flag2=0， flag3=1 時(shí)，數(shù)據(jù)選擇顯示器才選擇 count3 顯示。 顯示頻率的單位為 KHZ， 當(dāng)閘門時(shí)間為 時(shí)，若信號(hào)頻率為 f，則count1=(f/1000)+1, 而頻率顯示為 f/1000KHZ,即計(jì)數(shù)值；當(dāng)閘門時(shí)間為 時(shí)，顯示的最低位顯示小數(shù)點(diǎn)即可；當(dāng)閘門時(shí)間為 時(shí)，顯示的次低位顯示小數(shù)點(diǎn)即可表示頻率值。 經(jīng)過分頻等到一個(gè)高電平時(shí)間為 1s 的閘門脈沖信號(hào)，十進(jìn)制計(jì)數(shù)器直接把計(jì)數(shù)，結(jié)果轉(zhuǎn)化為 BCD 碼，然后右閘門脈沖信號(hào)的下降沿將計(jì)數(shù)結(jié)果鎖存，并輸出 。 頻率測(cè)量電路 設(shè)計(jì)模塊如圖 。 27 圖 頻率測(cè)量電路 設(shè)計(jì)模塊 各小模塊功能如下： FENPING：將基準(zhǔn)頻率進(jìn)行 分頻。 VHDL 語言描述（ FENPING）附錄 。 JISHU1：以 為閘門時(shí)間，進(jìn)行 BCD 碼計(jì)數(shù)。 VHDL 語言描述 JISHU1）附錄。 JISHU2：以 為閘門時(shí)間，進(jìn)行 BCD 碼計(jì)數(shù)。 VHDL 語言描述（ JISHU2）附錄 。 JISHU3：以 為閘門時(shí)間，進(jìn)行 BCD 碼計(jì)數(shù)。 VHDL 語言描述（ JISHU3）附錄 。 XUANZE：數(shù)