【文章內容簡介】 3c4DP5b6a7K8D1f9g10e1d2K3c4DP5b6a7K8D2f9g10e1d2K3c4DP5b6a7K8D3f9g10e1d2K3c4DP5b6a7K8D4f9g10e1d2K3c4DP5b6a7K8D5f9g10e1d2K3c4DP5b6a7K8D6f9g10e1d2K3c4DP5b6a7K8D7 VCCVCCVCCVCCVCCVCCVCCVCC東華理工大學長江學院畢業(yè)設計（論文） 整機電路原理 9 系統電路工作的原理是 :外加兩路同頻率的正弦波信號 1和信號 3,分別經過集成運算 比較 電路 ,將兩路正弦波信號分別轉換成方波 AIN 和 BIN,然后通過 FPGA 的兩路輸入接口 CLKA 和 CLKB 分別將其接入 FPGA 采集電路 ,而 FPGA 的時鐘信號 CLKF 采用40 MHz 四引腳石英晶體多請振蕩器信號源，由 FPGA 對 40MHz 信號進行四分傾，得到10MHz 的信號，將此 10MHz 的信號作為數據采樣用的時標信號 .再之后由單片機向FPGA發(fā)出兩路控制信號 ,控制 FPGA數據的采集和輸出 19位數據 .FPGA的受控信號 FEN和 DSEL分別接入單片機的 .從 FPGA過來的數據由單片機通過計算后 ,通過由 RXD 端口將數據串行輸出 ,最后通過譯碼器 74LS164 將數據并行輸出并顯示出來 , 譯碼器的控制信號由單片機的 TXD 控 制 .由于需要對數據進行分別顯示 ,所以加了兩個切換開關進行數據的顯示 ,其切換開關 S1和 S2分別接入單片機的 口 . 東華理工大學長江學院畢業(yè)設計（論文） 軟件設計 10 4 軟件設計 從上章整機電路原理圖中看出，在整個軟件設計的過程中，可以把它分為二大部分：第一部分就是單片機控制數據采集模塊的軟件設計， 其任務就是利用單片機的強大運算功能來控制 FPGA 的輸出； 另一部分就是單片機控制顯示部分模塊軟件的設計 ，其任務是控制利用單片機將數據進行串行輸出，然后通過譯碼器將其并行顯示出來 。其中，再利用單片機匯編語言將其編寫出來 [15]。 本章根據要實現的各任務 ， 設計了以下流程圖， 其各程序流程圖設計如下。 MCU 控制 FPGA 的軟件設計 MCU 控制 FPGA 電路框圖 MCU控制 FPGA 框圖 圖 如下 圖 5： 圖 5 FPGA 與單片機的連接控制框圖 由硬件部分敘述可知，在系統中， FPGA 對整形后的兩路待測信號 (clka、 clkb)進行數據采集。 1 對輸入的 40MHz 始終脈沖 clk 進行 4 分頻，得到系統所需要的 10MHz 時標信號 clkf。 2 19bit 的加 1 計數器 da，完成對 clkf 的計數，以便分別得到與相位差對應的時間差數據 datab 和待測信號的周期數據 datas。由前面的分析可知， datab 和 dataa 都是19bit 的二進制數據，時間單位為 。 3 為了實現第（ 2）點的功能，應該要產生：①計數器清零信號；②計數器使能信號；③其他控制信號的邏輯電路。 Clka Clkb FPGA板 fen Clk dsel 89c51 40MHz 石英晶體震蕩器 19bit A信號 B 信號 東華理工大學長江學院畢業(yè)設計（論文） 軟件設計 11 4 根據系統設計方案知， FPGA 與 MCU 之間的數據傳送采用 19 根 I/O 口線（ 19bit），而 dataa 及 datab 均是 19bit 的二進制數據，因此，設計一個二選一的數據選擇器，以便有選擇的將 dataa 或者 datab 送到 FPGA 的輸出端口 data。顯然，該二選一的數據選擇器 [19]的選擇信號應該是來自 FPGA 與 MUC 之間的握手信號（ fen 和dsel），這就表明 FPGA 的工作受控于 MCU。為了實現這一功能，設計了 3 個 19bit的數據寄存器分別存放 dataa、 datab、 data。 5 利用 D 觸發(fā)器的特點實現 clka 也 clkb 的信號超前 /滯后檢測。設置 pre 為輸出斷口信號，當 pre=1 時表示 clka 超前 clkb；當 pre=0 時表示 clka 滯后 clkb。 軟件設計思 路 MCU控制 FPGA的軟件設計思路是：單片機不斷 地從 FPGA讀取信號的周期和 A、B 信號相位差所對應的時間差 的 19位數字量 [16]，讀取 數據 后 并將這 些數字量 進行有關計算， 然后分別得到待測信號的頻率和相位差。 最后 通過轉換后，送出給顯示模塊，實現頻率和相位差的顯示 [17]。 MCU 控制 FPGA 各程序流程圖 單片機主程序流程圖如圖 6 所示。 圖 6 單片機主程序流程圖 開始 初始化 從 FPGA 讀 A 信號周期和AB 信號下降沿時間差 計算 A信號頻率和 AB 信號相位差 送數據顯示 東華理工大學長江學院畢業(yè)設計（論文） 軟件設計 12 單片機在獲取 FPGA 的數據時，開始的是一般的讀取指令 MOV 指令，分別從單片機的 P0 口、 P2 口和 P1 口的低 3 位讀入數據，組合為一個 19 位 的二進制數據，通過控制口線 、 控制 FPGA 釋放數據。經過多次測試，采用這種方式獲得了比較好的效果 [18]。單片機讀取 FPGA 數據的流程圖如圖 7 所示。 圖 7 讀取 FPGA數據的流程圖 單片機從 FPGA 讀取信息后，對信息進行計算，算出信號 A 的頻率， 在計算頻率f和相位差 Δ ? 時， f和 Δ ? 分別擴大到了 1000 萬倍和 10 倍，即 f=10000000/t， Δ? =360 10Δ t/t。然后定點取值，在單片機完成的計算中，當 t=Tmax=T20kmz。Δ t 趨于 Tmax 時，數據位趨于 20 位，因此采用多字節(jié)乘法，保證數據的計算精確 [19]。 其流程圖如圖 8所示。 圖 8 計算 A的頻率程序流程圖 選通 A信號周期時間 打開門 FPGA釋放數據 P0、 P P2分別讀入數據并存入周期數據緩沖區(qū) 關門 FPGA禁止釋放數據 選通 AB 信號時間差 打開門 FPGA釋放數據 P0、 P P2分別讀入數據并存入時間差數據緩沖區(qū) 關門 FPGA禁止釋放數據 返回 調用除法，計算 1 千萬/A周期 調用二進制 BCD 轉換程序 調用壓縮 BCD 碼轉換成單字節(jié) BCD 碼程序 存入數據到顯示緩存 返回 東華理工大學長江學院畢業(yè)設計（論文） 軟件設計 13 由于 A、 B 信號是兩路頻率相同、相位不同的正弦波信號，因此經過整形電路后形成頻率相同，時間上不重合的兩路信號，這樣， FPGA 可以計算出兩路信號的時間差，從而可以計算出 A、 B 信號的相位差，其程序流程圖如圖 9 所示。 圖 9 計算 AB相位差程序流程圖 MCU 控制顯示的軟件設計 顯示 軟件設計 MCU電路的功能是負責讀取 FPGA 采集到的數據，并根據這些數據計算待測正弦波信號的頻率及兩路同頻率正弦波信號之間的相位差，同時通過功能鍵切換，顯示出待測信號的頻率和相位差。 單片機從 FPGA 讀取信息后，需要將信號送到輸出端顯示出來。 由于單片機的數據端口利用得太多 ,因此為了簡單話 ,通過單片機的運算將數據通過 RXD 端口串行輸出 [20]。 在系統的顯示軟件模塊中， 74LS164 的連接方式是： 74LS164 的輸出 Q0～ Q7分別接 LED 數碼管的 dp、 g、 f、 e、 d、 c、 b、 a，并且 Q7 連接下一個 74LS164 的 A、B 端，時鐘 CLK 連接單片機的 TXD 端，第一片芯片的 AB 端連接單片機的 RXD 端，74LS164 芯片的主控復位端接高電平 VCC[21]。 調用乘法，計算 3600△ t=N 調用除法，計算 N/A周期 調用二進制BCD 轉換程序 調用壓縮 BCD碼轉換為單字節(jié) BCD碼程序 存入數據到顯示緩存 返回 東華理工大學長江學院畢業(yè)設計（論文） 軟件設計 14 單片機控制顯示 程序流程圖 從 FPGA 讀取信息后，將信號送到輸出端顯示出來，即單片機通過顯示子程序將信息送到顯示電路顯示出來 [22]，程序流程圖如圖 10 所示。 Y N Y N 圖 10 顯示程序流程圖 顯示開始 =0？ 顯示頻率，賦頻率的初始地址 顯示相位差，賦相位初始地址 顯示處理 查表顯示 指針減 1— 0？ 退出顯示 東華理工大學長江學院畢業(yè)設計（論文） 程序設計 15 5 程序 設計 單片機的源程序 SZXWY,ASM DATAH EQU 40h 。周期時間 DATAL EQU 41H DATA2L EQU 42H ； 時間差 DATA2H EQU 43H DATA3 EQU 44H DATA33 EQU 45H AD0 EQU 30H AD1 EQU 31H AD2 EQU 32H AD3 EQU 33H AD4 EQU 34H AD5 EQU 35H AD6 EQU 36H ADA EQU 4FH ADB EQU 5FH ADC EQU 4DH ADE EQU 5DH DSEL BIT FEN BIT KEY1 BIT KEY2 BIT ALA BIT DISPIT BIT ORG 00H LJMP 100H ORG 100H MIAN: MOV 2FH,301H MIAN1: NOP 東華理工大學長江學院畢業(yè)設計（論文） 程序設計 16 LCALL DUSHUJU 。讀 FPGA 數據 LCALL ZHUBEIZHOU