【正文】 V 70H,18 MOV 71H,30H MOV 72H,31H MOV 73H,32H MOV 74H,33H MOV 75H,34H MOV 76H,35H MIANWC:LCALL X3600 ； 裝入相位計算數(shù)據(jù) LCALL MULNM 東華理工大學(xué)長江學(xué)院畢業(yè)設(shè)計（論文） 程序設(shè)計 17 MOV 4AH,5AH ； 將以 X3600 位初始地址單元的積送入除法緩沖區(qū) MOV 4BH,5BH MOV 4CH,5CH MOV 4DH,5DH MOV 4EH,5EH MOV 4FH,5FH MOV 5FH,DATAL ； 裝入被側(cè)周期時間 MOV 5EH,DATAH MOV 5DH,DATA3 LCALL DIVDI ； 得到相位差值 MOV 35H,4FH MOV 34H,4EH MOV 33H,4DH MOV 32H,0 LCALL BCDST ； 二進制轉(zhuǎn)換為 BCD 碼 MOV R0,30H MOV R1,3FH MOV R7,04H MOV 30H,0 MOV 31H,0 MOV 32H,0 MOV 33H,0 MOV 34H,0 MOV 35H,0 MOV 36H,0 LCALL BCD_2BCD MOV 78H,16 MOV 79H,30H MOV 7AH,31H MOV 7BH,32H MOV 7CH,33H MOV 7DH,34H MOV 7EH,35H CHCHU： LCALL DISP KEYCOD： JB ， MAIN11 東華理工大學(xué)長江學(xué)院畢業(yè)設(shè)計（論文） 程序設(shè)計 18 LCALL DELAY1 JNB ， $ CPL LCALL DELAY2 MIAN11： LCALL DELAY1 LCALL DELAY1 LCALL DELAY1 LJMP MIAN1 PROC DUSHUJU DUSHUJU： CLR DSEL CLR FEN MOV A， P0 MOV DATAL， A MOV A， P2 MOV DATAH， A MOV A， P1 ANL A。 Y N Y N 圖 10 顯示程序流程圖 顯示開始 =0？ 顯示頻率，賦頻率的初始地址 顯示相位差，賦相位初始地址 顯示處理 查表顯示 指針減 1— 0？ 退出顯示 東華理工大學(xué)長江學(xué)院畢業(yè)設(shè)計（論文） 程序設(shè)計 15 5 程序 設(shè)計 單片機的源程序 SZXWY,ASM DATAH EQU 40h 。 在系統(tǒng)的顯示軟件模塊中， 74LS164 的連接方式是： 74LS164 的輸出 Q0～ Q7分別接 LED 數(shù)碼管的 dp、 g、 f、 e、 d、 c、 b、 a，并且 Q7 連接下一個 74LS164 的 A、B 端，時鐘 CLK 連接單片機的 TXD 端，第一片芯片的 AB 端連接單片機的 RXD 端，74LS164 芯片的主控復(fù)位端接高電平 VCC[21]。 單片機從 FPGA 讀取信息后，需要將信號送到輸出端顯示出來。 圖 8 計算 A的頻率程序流程圖 選通 A信號周期時間 打開門 FPGA釋放數(shù)據(jù) P0、 P P2分別讀入數(shù)據(jù)并存入周期數(shù)據(jù)緩沖區(qū) 關(guān)門 FPGA禁止釋放數(shù)據(jù) 選通 AB 信號時間差 打開門 FPGA釋放數(shù)據(jù) P0、 P P2分別讀入數(shù)據(jù)并存入時間差數(shù)據(jù)緩沖區(qū) 關(guān)門 FPGA禁止釋放數(shù)據(jù) 返回 調(diào)用除法，計算 1 千萬/A周期 調(diào)用二進制 BCD 轉(zhuǎn)換程序 調(diào)用壓縮 BCD 碼轉(zhuǎn)換成單字節(jié) BCD 碼程序 存入數(shù)據(jù)到顯示緩存 返回 東華理工大學(xué)長江學(xué)院畢業(yè)設(shè)計（論文） 軟件設(shè)計 13 由于 A、 B 信號是兩路頻率相同、相位不同的正弦波信號，因此經(jīng)過整形電路后形成頻率相同，時間上不重合的兩路信號，這樣， FPGA 可以計算出兩路信號的時間差，從而可以計算出 A、 B 信號的相位差，其程序流程圖如圖 9 所示。Δ t 趨于 Tmax 時，數(shù)據(jù)位趨于 20 位，因此采用多字節(jié)乘法，保證數(shù)據(jù)的計算精確 [19]。 圖 7 讀取 FPGA數(shù)據(jù)的流程圖 單片機從 FPGA 讀取信息后，對信息進行計算，算出信號 A 的頻率， 在計算頻率f和相位差 Δ ? 時， f和 Δ ? 分別擴大到了 1000 萬倍和 10 倍，即 f=10000000/t， Δ? =360 10Δ t/t。經(jīng)過多次測試，采用這種方式獲得了比較好的效果 [18]。 MCU 控制 FPGA 各程序流程圖 單片機主程序流程圖如圖 6 所示。 軟件設(shè)計思 路 MCU控制 FPGA的軟件設(shè)計思路是：單片機不斷 地從 FPGA讀取信號的周期和 A、B 信號相位差所對應(yīng)的時間差 的 19位數(shù)字量 [16]，讀取 數(shù)據(jù) 后 并將這 些數(shù)字量 進行有關(guān)計算， 然后分別得到待測信號的頻率和相位差。 5 利用 D 觸發(fā)器的特點實現(xiàn) clka 也 clkb 的信號超前 /滯后檢測。顯然，該二選一的數(shù)據(jù)選擇器 [19]的選擇信號應(yīng)該是來自 FPGA 與 MUC 之間的握手信號（ fen 和dsel），這就表明 FPGA 的工作受控于 MCU。 3 為了實現(xiàn)第（ 2）點的功能，應(yīng)該要產(chǎn)生：①計數(shù)器清零信號；②計數(shù)器使能信號；③其他控制信號的邏輯電路。 2 19bit 的加 1 計數(shù)器 da，完成對 clkf 的計數(shù)，以便分別得到與相位差對應(yīng)的時間差數(shù)據(jù) datab 和待測信號的周期數(shù)據(jù) datas。 MCU 控制 FPGA 的軟件設(shè)計 MCU 控制 FPGA 電路框圖 MCU控制 FPGA 框圖 圖 如下 圖 5： 圖 5 FPGA 與單片機的連接控制框圖 由硬件部分敘述可知，在系統(tǒng)中， FPGA 對整形后的兩路待測信號 (clka、 clkb)進行數(shù)據(jù)采集。其中，再利用單片機匯編語言將其編寫出來 [15]。 連接方式是： 74LS164 的輸出 Q0～ Q7 分別接 LED數(shù)碼管的 dp、 g、 f、 e、 d、 c、 b、a，并且 Q7 連接下一個 74LS164 的 A、 B 端，時鐘 CLK 連接單片機的 TXD 端，第一片芯片的 AB 端連接單片機的 RXD 端 [14]， 74LS164 芯片的主控復(fù)位端接高電平VCC。其連接圖如下 圖 2 12345678RST91011121314151617XTAL218XTAL119VSS202122232425262728PSEN29ALE/PROG30EA/VPP313233343536373839VCC40U0 89C51R010μFC1S3VCCC2C3CR12MS1S2ALERXDTXDVCCVCCVCCAIN BIN CLKA CLKB CLKFD[0...18]RESLFENDSELFPGA1 23440MHz 圖 2 FPGA與單片機連接圖 東華理工大學(xué)長江學(xué)院畢業(yè)設(shè)計（論文） 整機電路原理 7 MCU 控制顯示電路 其工作原理是： 由單片機向 FPGA 發(fā)出信號，使數(shù)據(jù)按照要求通過單片機串口，送入到顯示器輸出顯示。 P1 口的 P1. 7 、 P1 . 6 接人兩個輕觸按鍵，通過編程實現(xiàn)頻率與相位差的顯示切換功能。 MCU 控制 FPGA 電路 工作原理是：單片機通 過向 FPGA 發(fā)送數(shù)據(jù)傳送指令，使 FPGA 按照單片機的要求發(fā)送數(shù)據(jù)，同時通過單片機的串口，將待顯示的數(shù)據(jù)信息發(fā)送給數(shù)據(jù)顯示電路顯示。 因此測量儀的設(shè)計基本流程可以是這樣：被測頻率信號首先經(jīng)過輸 入道進行放大整形，然后送至 FPGA 測量頻率，同時測量出相位差，再又 MCU接受 FPGA 輸出的頻率和相位差數(shù)據(jù) [11]，送至數(shù)碼管顯示。系統(tǒng)用 FPGA 實現(xiàn)數(shù)據(jù)的采集，即將待測信號的頻率 f、兩路信號的相位差所對應(yīng)的時間差 T0 分別轉(zhuǎn)換成為二進制數(shù)據(jù)，供 MCU 讀取使用。電源模塊的作用是：提供儀器工作時所需的工作電源。數(shù)據(jù)運算控制電路模塊的作用是：獲取采集所得信號的數(shù)據(jù)，并進行數(shù)據(jù)的計算處理。 各模塊的作用 整形電路模塊的作用是：將兩路正弦波信號經(jīng)過放大整形電路處理以后，變?yōu)榫匦尾ā? 6）相位差數(shù)字顯示，相位讀數(shù)為 0O～ ，分辨率為 。 4）相位測量絕對誤差小于或等于 2O。 2）相位測量儀的輸入阻抗大于或等于 100kΩ。因為 f=20Hz 時周期 T=50ms，在 50ms 內(nèi)對 T0計數(shù)，計數(shù)值為 5 0 0 0 0 01 0 0 0 0 ????? smsN ?，而 218=262144， 219=524288，所以有 218500000219，則 FPGA 的二進制數(shù)據(jù)位數(shù)確定為 19bit。為了兼顧單片機計 算的方便和時標信號獲得的方便，可采用 T0=? ，即 f0=10MHz 的時鐘脈沖作為時標信號。 東華理工大學(xué)長江學(xué)院畢業(yè)設(shè)計（論文） 緒 論 3 相位差對應(yīng)的時間差 T0的測量 對相位差的