【正文】 正確與否。 VHDL 語言描述（ SCAN_8_DOT）附錄 。 VHDL 語言描述（ CP_PINLV）附錄 。 VHDL 語言描述（ JISHU3）附錄 。 VHDL 語言描述（ JISHU2）附錄 。 VHDL 語言描述 JISHU1）附錄。 VHDL 語言描述（ FENPING）附錄 。 頻率測量電路 設(shè)計模塊如圖 。 顯示頻率的單位為 KHZ， 當閘門時間為 時，若信號頻率為 f，則count1=(f/1000)+1, 而頻率顯示為 f/1000KHZ,即計數(shù)值；當閘門時間為 時，顯示的最低位顯示小數(shù)點即可；當閘門時間為 時，顯示的次低位顯示小數(shù)點即可表示頻率值。 Flag2 的優(yōu)先級次之，當 flag1=0， flag2=1 時，數(shù)據(jù)選擇顯示器立即選擇 count2 顯示。當計數(shù)值小于 1000 時，置標志位為 0；大于1000，置標志位為 1；顯然，三個標志位的判斷有先后關(guān)系， flag1 最先被判斷，依次是falg2, count1,count2,count3 顯示。 圖 頻率測量原理圖 其中， CLK 為基準倍，頻率大小為 40MHZ。 圖 移相數(shù)字信號發(fā)生器封裝元件 26 頻率測量 將待測正弦波信號經(jīng)過比較器后等到一個方波信號，以此方波信號為基準計數(shù)脈沖1 秒鐘計數(shù)的大小即為待測信號在這一秒釧內(nèi)的頻率大小。 YOUHUA_XIANSHI: 當高位為零，那么就不顯示，“ C” 為不顯示標志。 COS_ZUHE: 對波形存儲器存儲的每一個數(shù)據(jù)都賦一個地址，每個數(shù)據(jù)都對應一個固定地址，在讀取某一數(shù)據(jù)時，可通過它的地址對它尋址讀取。 FENPIN： 得到不同頻率的脈沖信號 。 25 圖 移相數(shù)字信號發(fā)生器頂層模塊 各小模塊功能如下所示： JIANPAN_G: 鍵盤掃描 。 圖 可變模分頻器電路圖 可變模分頻器 頂層文件如下圖 。 圖 分頻電路設(shè)計頂層圖 BCD 碼轉(zhuǎn)換成 14 位二進制碼電路圖如下 圖 。輸出的商即為模 M。以此脈沖信號對地址生成器和波形存儲器讀數(shù)，地址生成器和波形存儲器讀出速度決定了移相數(shù)字信號發(fā)生器信號的頻率大小，因此，控制變模分頻器模的大小便23 可控制移相數(shù)字信號發(fā)生器的輸出頻率。 圖 連接電路圖 封裝元件如下圖 。 圖 電路圖封裝元件 輸出選擇 設(shè)計 頂層圖如圖 ， VHDL 語言描述（ cosin_180）附錄 。 圖 地址生成器頂層設(shè)計圖 BCD 碼轉(zhuǎn)換成 10 位二進制碼電路圖如下 圖 。改變存儲器地址，便可改變移相數(shù)字發(fā)生器的相位 。因為在波形數(shù)據(jù)表里只有波形的一半數(shù)據(jù)，所 以在地址計數(shù)到 180 后地址是通過 ADD=360COUNT 來對波形表尋址。移相數(shù)字發(fā)生器的輸出脈沖信號每個周期有 360 個數(shù)據(jù)，故存儲器的地址范圍為（ 0~360）。 圖 波形存儲頂層設(shè)計圖 余弦函數(shù) 設(shè)計 頂層 如圖 ， VHDL 語言描述（ cosin_180）附錄 ?？晒y試用。當輸入選擇地址不同時輸出相應地址的 8 位波形數(shù)據(jù)值，提供給 A/D 轉(zhuǎn)換。 圖 顯示掃描頂層設(shè)計圖 波形存儲模塊 該模塊以存儲器的方式中存儲了正弦波形半個周期的 180 個數(shù)據(jù)點，一個周期后讀取的數(shù)據(jù)就為 360 個點。 DM162 液晶顯示模塊可以和單片機 AT89C51 直接接口，電路如圖 所示。 我們采用 AT89C51 單片機來控制常用的 2 行 16 個字的字符型液晶模塊 DM162，根據(jù)顯示的容量可以分為 1 行 16 個字、 2 行 16 個字、 2 行 20 個字，分別控制頻率與相位顯示。 圖 鍵盤掃描頂層設(shè)計圖 鍵盤控制 設(shè)計 頂層電路如圖 ， VHDL 語言描述（ JIAN_CTRL）附錄 。 圖 鍵盤掃描原理圖 鍵盤控制部分主要分配按鍵功能，使該發(fā)生器有條不紊的工作。 鍵盤控制模塊 該模塊有鍵盤掃描、數(shù)據(jù)流控制等部分。 / Y39。C P 1 XO R C P 2C L KC P 2X 39。 圖 頂層模塊仿真波形 計數(shù) X計數(shù) Y移位 X39。 圖 4. 10 輸入信號的流程圖 封裝元件如下圖 4. 11。 122bcd:將 12 位二進制數(shù)轉(zhuǎn)換為 BCD 碼，實現(xiàn)譯碼功能 。 XUSHI：對 CP CP2 進行超前還是 |滯后判斷，并數(shù)據(jù)選擇輸出。 TYCHENFA：實現(xiàn) 乘法 運算。 圖 轉(zhuǎn)換電路封裝元件 整個 相位測量 模塊頂層 設(shè)計 如 圖 。 圖 數(shù)據(jù)選擇模塊頂層設(shè)計圖 12 位二進制經(jīng)譯碼形成 BCD 碼電路圖如下 圖 。）范圍內(nèi)，具體處理過程如下： 先判斷 CP1， CP2 的滯后超前，以 CP1 為準， CP2 為滯后，則輸出為 ‘?? =3600Δφ， CP2 為滯后，則輸出為 ‘?? = ?? 再顯示，加上小數(shù)點，便可在顯示管上顯示相位差大小 ，輸出 12 位二進制經(jīng)譯碼形成 BCD 碼。 圖 除法頂層設(shè)計圖 數(shù)據(jù)選擇模塊 運算出來的結(jié)果為相位差范圍為（ 0~180176。 乘法 設(shè)計 頂層圖如下 圖 ， VHDL 語言描述（ TYCHENFA ）附錄 。 6 0*)22(39。 圖 移位模塊頂層設(shè)計圖 運算模塊 這一模塊實現(xiàn)相位差轉(zhuǎn)化的計算表達式 %100360220%100N1 0 ????? fk hze???????00 6 0*39。 移位不影響相位差測量。 計數(shù) 設(shè)計 頂層圖 如下圖 ， VHDL 語言描述 （ JISHU2）見附錄 。 1 個脈沖的誤差，故誤差為： 要使 測量絕對誤差≦ 2186。為了更加精確的測量出相位差，本設(shè)C P 1C P 2C P 3πππ2π2π2πwtwtwtVVV3π 4π3π 4π3π 4π000???? yx???? ba15 計取 x 的位數(shù)為 14 位，在滿足課題要求頻率范圍（ 20HZ~20KHZ）內(nèi) x 的變化范圍為4096~8191； y 的位數(shù)為 15 位，故滿足課題要求頻率范圍（ 20～ 20KHz）內(nèi) y 的變化范圍為（ 8192～ 16383）。則 a 至少要滿足遞增為一時對應的相位差遞增為 176。 ）分辨率為 176。 計數(shù)模塊 此模塊的處理的信號為 CP1 和 CP2 異或后的信號 CP3，和 CP1 經(jīng)過分一次頻后的信號 CP4，分別對 CP3 和 CP4 信號的高電平為閘門時間進行計數(shù)，并將計數(shù)值輸出。 10010010082470100M470 500R F 2500R F 15000R F 3 400D1D2 F F F F F F F F F F F F F F F F F F+ 5V+ 5V+ 5V+ 10V 5V 10V 5V 5VA1A2A3A4L H 0 0 3 3M A X 4 0 1 6M A X 4 0 1 6M A X 9 0 2R P 1 200+ 5V+++++16791012445678123145238TTL 輸出 A1+ ++++++數(shù)字地數(shù)字電源5107調(diào)零G 3 = 4..被測信號 A....2 D K 1 7 Aaab數(shù)字地. ...14 第 4 章 軟件設(shè)計 相位測量系統(tǒng) 將兩列相隔一定相位差的同頻率正弦波信號過零比較為方波 CP CP2，示意圖如下圖 。 放大級的設(shè)計主要考慮增益和帶寬的指標，因為后面的整形級才用了電壓比較器，所以放大級的增益應根據(jù)頻率計指標提出的最小輸入信號幅度（ ）和電壓比較器所要求的 輸入電壓的最小擺率來決定，當加到電壓比較器輸入端的信號頻率為 時，只要其幅度大于 ，它的過零壓擺率就能滿足大于 。 ? ? ? ?siSA VKU 3? ???????? ??8783 RR RK2111 a rc t a n1a rc t a n ??? ??????????? ??? dwdwkk13 該單元電路圖如圖 。 10V供電，其他器件用177。 放大整形單元 該單元作為相位測量儀的輸入通道，其主要功能是提高儀器的輸入電阻和降低共模干擾，并提供邊沿穩(wěn)定的矩形脈沖，為測量儀器進行數(shù)字化測量做準備。 R4， R5 的選擇：當 ??RC1 時 ， C 點電位相對移相輸入電壓的衰減最大， 所以選同相放大器的放大倍數(shù)為 2，則 R4=R5，選 R4=R5=10 KΩ 運算放大器選擇：這里選擇 LM741 芯片。 只要電路元器件的參數(shù)選擇滿足條件 ??RC1 時，通過調(diào)節(jié)電位器 RW 就可以使得輸出 A 與 B 之間的相位差在 ??45 到 ??45 范圍內(nèi)變化， 以滿足題目要求。 11 第 3 章 硬件電路設(shè)計 移相網(wǎng)絡 由 R， C 組成移相網(wǎng)絡進行移相 原理圖如下圖 。 系統(tǒng)設(shè)計總圖 圖 系統(tǒng)設(shè)計總圖 如圖 所示 ， 整個系統(tǒng)是由芯片系統(tǒng)和外圍電路兩部份構(gòu)成 ,其中芯片我們選用144 個引腳 30 萬門電路的 EPF10K30ETC1441 主要設(shè)計芯片和 AT89C51 單片機芯片。 圖 數(shù)字 式移相信號發(fā)生器框圖 其基本思想是將要產(chǎn)生的正弦信號的一個周期的數(shù)字樣本存儲在波形數(shù)據(jù)檢索表中，然后通過了一個地址發(fā)生器對檢索表中的波形數(shù)據(jù)周而復始地尋址讀出，在經(jīng) D/A變換和濾波后獲得正弦波形，信號發(fā)生器的相位產(chǎn)生只需要改變地址計數(shù)器的計數(shù)初值便可實現(xiàn)，由于從存儲器中所讀出的波形樣本數(shù)是固定的，只要一個周期中的樣本數(shù)越大（我們選取 360 個點）輸出波形的質(zhì)量較高，其相位噪聲較低且不隨輸出頻率的變化而變化，另外，用 VHDL 可以很方便地設(shè)計一個可變模計數(shù)器，使得輸出頻率可以通過鍵盤任意預值和改變，本方案是一種性 能優(yōu)異的可移相式信號發(fā)生器。 移相網(wǎng)絡 模擬移相， 由 R， C 組成移相網(wǎng)絡進行移相 ，運用運放隔離后用電位器合成， 只需合理選取 R、 C 參數(shù)，使其滿足 ??RC1 ，便可通過 電位器調(diào)節(jié)實現(xiàn)中時移相和幅值的變化要求，可以得到 90? 到 +90? 任意相位角度。 系統(tǒng)設(shè)計 本設(shè)計要求設(shè)計相位測量儀，數(shù)字式移相信號發(fā)生器，移相網(wǎng)絡三部分。這種方法系統(tǒng)結(jié)構(gòu)緊湊，可以完成復雜的測量與控制，操作方便，可以在很高的頻率下工作，完全滿足本題的要求 。用通常的單片機難以完全滿足本題的精度要求。該方案的硬件較復雜，實現(xiàn)有困難。 總體方案設(shè)計 相位測量儀設(shè)計方法很多，總體上有數(shù)字和模擬兩種設(shè)計方法。該系統(tǒng)包括相位測量儀、數(shù)字式移相信號發(fā)生器和移相網(wǎng)絡三部分。由于有關(guān)結(jié)構(gòu)的詳細知識已裝入開發(fā)工具，設(shè)計者不需手工優(yōu)化自己的設(shè)計，因此設(shè)計速度非?？?。 MAX+plusⅡ 軟件提供了一種與結(jié)構(gòu)無關(guān)的設(shè)計環(huán)境，使設(shè)計者能方便地進行設(shè)計輸入 、 快速處理和器件編程。 ⑹硬件調(diào)試 最后是將含有載入了設(shè)計的 FPGA 或 CPLD 的硬件系統(tǒng)進行統(tǒng)一測試，以便最終驗證設(shè)計項目在目標系統(tǒng)上的實際工作情況，以排除錯誤，改進設(shè)計。不經(jīng)歷綜合與適配階段，在項目設(shè)計編輯編譯后即可進入門級仿真器件進行模擬測試。但時序仿真文件必須來自針對具體器件的綜合器與適配器 ② 功能仿真。 ⑷ 時序仿真和功能仿真 ① 時序仿真。 邏輯綜合通過后必須利用適配器將綜合后的網(wǎng)表文件針對某一具體的目標器件進行邏輯映射操作，其中包括底層器件配制、邏輯分割、邏輯優(yōu)化、邏輯布局布線操作。 整個綜合過程就是將設(shè)計者在 EDA 平臺上編輯輸入的 HDL文本、原理圖或狀態(tài)圖形描述，依據(jù)給定的硬件結(jié)構(gòu)組件和約束控制條件進行編譯、優(yōu)化、轉(zhuǎn)換和綜合，最終獲得門級電路甚至更底層的電路描述網(wǎng)表文件。 可以說，應用 HDL 的文本輸入方法克服了上述原理圖輸入法存在的所有弊端，為6 EDA 技術(shù)的應用和發(fā)展打開了一個廣闊的天地 ⑵ HDL 綜合 綜合過程將把軟件設(shè)計的 HDL 描述與硬件結(jié)構(gòu)掛鉤，是將軟件轉(zhuǎn)化為硬件電路的關(guān)鍵步驟，是文件描述與硬件實現(xiàn)的一座橋梁。其缺點主要是由于圖形設(shè)計方式并沒有得到標準化，不同的 EDA軟件中的圖形處理工具對圖形的設(shè)計規(guī)則、存檔格式和圖形編譯方式都不同，因此圖形的文件兼容性較差，難以交換和管理；隨著電路設(shè)計規(guī)模的擴大，原理圖輸入描述方式必然引起一系列難以克服的困難，如電路功能原理的易讀性下降，錯誤排查困難，整體調(diào)整和 結(jié)構(gòu)升級困難。 ① 圖形輸入 圖形輸入通常包括原理圖輸入、狀態(tài)圖輸入和波形圖輸入等方法。 其原理結(jié)構(gòu)圖如圖 12 所示： 圖 12 基于 PLD器件的原理結(jié)構(gòu)圖 5 可編程器件的分類 可編程邏輯器件種類很多，較常見的分類是按照集成度來區(qū)分的 PLD 器件，具體區(qū)分時，一般以 GAL22V10 作為比較，集成度大于 GAL22V10 稱為復雜 PLD，反之歸類為簡單 PLD。