【正文】 he e t of F i l e : D : \ P r ot e l _9 9 _S E _c n\ E xa m pl e s \ M yD e s i gn 1 .dd b D r a w n B y :C130 P FC230 P FCR12 M H ZA T 89 C 5 1X1X2GND 圖 34 片內(nèi)震蕩電路輸出端 綜上所述， MCU 的 電路圖如圖 35所示。 XX 大學(xué)本科生畢業(yè)設(shè)計(jì) 基于 FPGA 和 MCU 的相位測(cè)量?jī)x的設(shè)計(jì) 18 1 2 3 4 5 6ABCD654321DCBAT i t l eN um be r R e v i s i onS i z eBD a t e : 11 M a y 20 12 S he e t of F i l e : D : \ P R O T E L _9 9 _S E _C N \ E X A M P L E S \M yD e s i gn .dd bD r a w n B y :R1R2C22 μ FSR E S E T A T 89 C 5 1V C CGND 圖 33 上電 / 按鍵手動(dòng)復(fù)位電路 片內(nèi)振蕩電路 輸出端要接晶體振蕩器與電路構(gòu)成的穩(wěn)定的自激振蕩器，最常見(jiàn)的接法如圖 34所示。按下按鍵 S，電源對(duì) C充電，使 RESET端快速達(dá)到高電平，松開(kāi)按鍵， C向芯片的內(nèi)阻放電，恢復(fù)為低電平，從而使單片機(jī)可靠復(fù)位。為了提高 MCU 的 I/O口帶負(fù)載的能力，本設(shè)計(jì)中加入了 3個(gè)上拉 排電阻。 AT89C51 的主要特性有：片內(nèi)數(shù)據(jù)存儲(chǔ)器內(nèi)含有 128 字節(jié)的 RAM；與 MCS51相兼容；內(nèi)部集成有 4KB 的 FLASH 的存儲(chǔ)器；允許在線編程擦寫(xiě) 1000 次；具有32 根可編程 I/O 線；數(shù)據(jù)可保留 10 年；具有兩個(gè) 16位可編程定時(shí)器； 5個(gè)中斷源； 0— 24MHZ 全靜態(tài)工作方式；低功耗的閑置和掉電模式；片內(nèi)含振蕩器和時(shí)鐘電路；可編程串行通道；具有掉電狀態(tài)下的中斷回復(fù)模式 …… 基于以上特性， AT89C51 完全可以滿足本設(shè)計(jì)的需要。 該器件采用 Atmel 高密度非易失存儲(chǔ)器制造技術(shù)，與工業(yè)標(biāo)準(zhǔn)的 MCS51 指令集和輸出管腳相兼容。除此之外，在設(shè)計(jì)中還要用到單片機(jī)的串口 UART，將待顯示的信息送給顯示模塊顯示。單片機(jī)完成對(duì) FPGA 的控制，使 FPGA 按照單片機(jī)的要求通過(guò) 19根 I/O 連接線分別發(fā)送被測(cè)輸入信號(hào)的周期和相位差所對(duì)應(yīng)的時(shí)間差的數(shù)據(jù)。 該電路充分地利用了 單片機(jī) 的 較強(qiáng)的 運(yùn)算 能力和 控制能力 ：使用單片機(jī)的 P0口、 P2 口以及 、 、 接受 FPGA 發(fā)送過(guò)來(lái)的對(duì)應(yīng)的被測(cè)輸入信號(hào)的周期和相位差的 19 位二進(jìn)制數(shù)據(jù)，并且在單片機(jī)內(nèi)部完 成對(duì)這 19位二進(jìn)制數(shù)據(jù)的處理和相關(guān)運(yùn)算。 XX 大學(xué)本科生畢業(yè)設(shè)計(jì) 基于 FPGA 和 MCU 的相位測(cè)量?jī)x的設(shè)計(jì) 16 圖 32 FPGA 與單片機(jī)的連接圖 從 FPGA 中獲得的數(shù)據(jù)要通過(guò) 19 位 數(shù)據(jù) 接口送到單片機(jī)中，其引腳端口對(duì)應(yīng)的關(guān)系如表 31 所示 。 FPGA 的時(shí)鐘信號(hào) clk 采用 40MHZ 四引腳石英晶體多謝振蕩器信號(hào)源，由 FPGA 內(nèi)部的分頻模塊對(duì) 40MHZ 信號(hào)進(jìn)行四分頻，得到 10MHZ 的數(shù)據(jù)采樣時(shí)標(biāo)信號(hào)，采樣周期為 S。 為了進(jìn)一步提高測(cè)量精度，同時(shí)便于計(jì)算，我們采用 10MHZ 的矩形波信號(hào)作為 FPGA 數(shù)據(jù)采樣的信號(hào)。FPGA 電路的設(shè)計(jì)我們采用實(shí)驗(yàn)室已有的 FPGA 適配板來(lái)實(shí)現(xiàn)，該適配板包含芯片EPF10K10LC84下載電路、 FPGA 配置存儲(chǔ)器、 FPGA 內(nèi)部所需電源模塊等。時(shí)鐘自舉電路提供了一個(gè)時(shí)鐘乘法器，可以很容易的實(shí)現(xiàn)時(shí)域邏輯乘法，并減少資 源的使用。 4. 時(shí)鐘鎖定和時(shí)鐘自舉 該器件為設(shè)計(jì)人員提供了可供選擇的時(shí)鐘鎖定（ clock lock）和時(shí)鐘自舉(clock boost)電路。 2. 低功耗和多電壓 I/O 接口 該器件的核心電壓為 供電，功耗小，支持高電壓 I/O 接口，引腳可以與 、 、 5V 電壓器件兼容，并且可以進(jìn)行擺率控制和 漏極開(kāi)路輸出。本設(shè)計(jì)充分利用了 FPGA 可編程資源多、速度快、口線多、實(shí)時(shí)采樣性好等特點(diǎn)。當(dāng)輸入的正弦信號(hào)電壓大于NU 時(shí)，輸出電壓等于 ?TU ；當(dāng)輸入的正弦信號(hào)電壓小于 NU 時(shí)，輸出電壓等于?TU 。電路中使用兩個(gè)施密特觸發(fā)器對(duì)兩路被測(cè)輸入信號(hào)進(jìn)行整行，在圖中，比較器LM339 連接成施密特觸發(fā)器的形式，為了保證輸入電路在相位差測(cè)量的時(shí)候不會(huì)有誤差，必須保證兩個(gè)施密特觸發(fā)器的兩個(gè)門(mén)限電平對(duì)應(yīng)相等， 這可以通過(guò)調(diào)節(jié)電位器 8R 來(lái)使得兩個(gè)施密特觸發(fā)器的門(mén)限 電平對(duì)應(yīng)相等 [3]。因?yàn)檎答伒淖饔?，它的門(mén)限電壓隨著輸出電壓 0U 的變化而改變 。為了避免被測(cè)輸入信號(hào)在過(guò)零點(diǎn)時(shí)多次觸發(fā)翻轉(zhuǎn)的現(xiàn)象，我們決定采用由施密特觸發(fā)器組成的整形電路。 在相位差測(cè)量過(guò)程中，不允許兩路被測(cè)信號(hào)在整形后 發(fā)生相對(duì)相移，或者應(yīng)該使得兩路被測(cè)信號(hào)在整形輸入電路中引起的附加相移是相同的。 我們知道，通常情況下，輸入信號(hào)往往會(huì)含有干擾，這樣 單門(mén)限電壓比較器的整 形電路整形就不太準(zhǔn)確。 輸入 模塊 設(shè)計(jì) 而被測(cè)信號(hào)是周期相同，幅度和相位不同的兩路正弦信號(hào)，所以為了準(zhǔn)輸入電路起到波形變換及整形的作用。 XX 大學(xué)本科生畢業(yè)設(shè)計(jì) 基于 FPGA 和 MCU 的相位測(cè)量?jī)x的設(shè)計(jì) 13 3 系統(tǒng) 硬件設(shè)計(jì) 本設(shè)計(jì) 采用 FPGA 和 MCU 相結(jié)合的方案來(lái)完成低頻數(shù)字式相位測(cè)量?jī)x的設(shè)計(jì)。 由于單片機(jī)具有較強(qiáng)的運(yùn)算、控制能力，因此，我們 使用單片機(jī)最小系統(tǒng)完成讀取 FPGA 的數(shù)據(jù)，并根據(jù)所讀取的數(shù)據(jù)計(jì)算待測(cè)信號(hào)的頻率及兩路同頻信號(hào)之間的相位差，同時(shí)通過(guò)功能鍵切換，由顯示模塊可以顯示待測(cè)信號(hào)的頻率和相位差。 這種設(shè) 計(jì)方案發(fā)揮了 單片機(jī)控制運(yùn)算能力強(qiáng)的特點(diǎn)，同時(shí)也充分的利用了FPGA 數(shù)據(jù)采樣速度快、資源豐富的特點(diǎn)。為了兼顧 MCU 計(jì)算的方便和時(shí)標(biāo)信號(hào)獲得的方便，我們采用的是 sT ? ? ，即 MHzf 100 ? 的時(shí)鐘脈沖作為時(shí)標(biāo)信號(hào) 。 以 FPGA 和 MCU 相結(jié)合的設(shè)計(jì)方案中， 讓 FPGA 實(shí)現(xiàn) 兩 路 待測(cè)信號(hào) 的 相位差所對(duì)應(yīng)的時(shí)間差 的采集 ，而 MCU 則負(fù)責(zé)讀取 FPGA 采集到的數(shù)據(jù)，并根據(jù)這些數(shù)據(jù)計(jì)算待測(cè)信號(hào)的相位差，同時(shí) 把得到的信號(hào)頻率和相位差送到 LED 數(shù)碼管顯示。的要求。 ，其計(jì)算過(guò)程如下： ??? ??? :136 0:50 ss （ 22） 由公式（ 22）可以推導(dǎo)出 ??????? )1360( ss ??? （ 23） 同理，若外接晶振為 24MHZ 時(shí)，相位差絕對(duì)誤差為 ??? ? 。 1 個(gè)字。 1μ S 。 根據(jù)設(shè)計(jì)要求，輸入信號(hào)頻率范圍是 20HZ— 20KHZ， 相位測(cè)量絕對(duì)誤差≤ 2176。但是，該系統(tǒng)不一定該設(shè)計(jì)所要求的技術(shù)指標(biāo)。由于送到 LED 數(shù)碼管顯示的數(shù)據(jù)有頻率和相位差兩種，所以應(yīng)設(shè)置一個(gè)按鍵開(kāi)關(guān)，以便實(shí)現(xiàn)顯示內(nèi)容的切換。 c. FEN=0 時(shí)， FPGA 內(nèi)部電路不予理睬。實(shí)際上， DSEL 和 FEN 是 MCU發(fā)給 FPGA 的控制信號(hào)，設(shè)置情況如下： a. DSEL=0 且 FEN=1 時(shí)， MCU 從 FPGA 中讀取 19 位的周期數(shù)據(jù)。一種是被測(cè)信號(hào)周期 T 所對(duì)應(yīng)的二進(jìn)制數(shù)據(jù)（單位是 s? ）；另一種是兩個(gè)待測(cè)信號(hào)的相位差所對(duì)應(yīng)的時(shí)間差 ?T （單位是 s? ）。 對(duì)于待測(cè)信號(hào)頻率 Hzf 20? 而言， 1N 對(duì)應(yīng)取最大值，因?yàn)?Hzf 20? 時(shí)，周期 msT 50? ，在 50ms 內(nèi)對(duì) 0T 計(jì)數(shù)，計(jì)數(shù)值為 5 0 0 0 0 ?? smsN ?，然而， 262144218 ? ，524288219 ? ，所以有 1918 25000002 ?? （ 28） 故 FPGA 的二進(jìn)制數(shù)據(jù)位的位數(shù)應(yīng)為 19 位。為了兼顧 MCU 計(jì)算的方便和時(shí)標(biāo)信號(hào)獲得的方便，我們采用的是 sT ? ? ，即 MHzf 100 ? 的時(shí)鐘脈沖作為 時(shí)標(biāo)信號(hào)。設(shè)時(shí)標(biāo)信號(hào)頻率為 0f ，時(shí)標(biāo)信號(hào)周期為 0T ，對(duì)信號(hào) A二分頻后的信號(hào)的高電平寬度就是信號(hào)周期 T，以此高電平寬度作為控制信號(hào)來(lái)控制計(jì)數(shù)器在時(shí)間T 內(nèi)對(duì) 0f 進(jìn)行計(jì)數(shù)，則有 TfN ?01 / （ 24） 則被測(cè)信號(hào)的頻率為： 10 //1 NfTf ?? （ 25） 上式中 ， 1N 是計(jì)數(shù)器的計(jì)數(shù)值，當(dāng) 0f 一定時(shí)，它的大小表示信號(hào)頻率的大小。信號(hào) A、 B 進(jìn)入 FPGA 后，經(jīng)過(guò)其處理獲得以二進(jìn)制形式表示的信號(hào)頻率以及相位差所對(duì)應(yīng)的時(shí)間差。 （ 1） FPGA 的工作情況 待測(cè)信號(hào) 1 和待測(cè)信號(hào) 2經(jīng)整形電路整形后，變?yōu)閮蓚€(gè)矩形波 ，令它們?yōu)?A、B。考慮到 FPGA 具有集成度高， I/O 資源豐富，穩(wěn)定可靠，可現(xiàn)場(chǎng)在線編程等優(yōu)點(diǎn)，而單片機(jī)具有很好的人機(jī)接口和運(yùn)算控制功能，本設(shè)計(jì)擬用 FPGA 和單片機(jī)相結(jié)合， 來(lái)完成整個(gè)測(cè)控的主體部分 。 XX 大學(xué)本科生畢業(yè)設(shè)計(jì) 基于 FPGA 和 MCU 的相位測(cè)量?jī)x的設(shè)計(jì) 8 圖 24 主程序流程圖 圖 25 SUB1 流程圖 以 MCU 和 FPGA 相結(jié)合的實(shí)現(xiàn)方案 系統(tǒng)主要由現(xiàn)場(chǎng)可編程門(mén)陣列 FPGA 和 MCU 組成， 其原理框圖 如圖 26 所示。子程序SUB1 完成的功能是：執(zhí)行 3 次測(cè)量時(shí)間差和周期，并保存到內(nèi)存中，子程序 SUB1的流程圖如圖 25所示。鍵盤(pán)處理實(shí)際上就是一個(gè) 按鍵 1S 切換顯示不同的內(nèi)容，即顯示頻率或相位差 [5]。 MCU 在處理數(shù)據(jù)（數(shù)字濾波、計(jì)算、數(shù)據(jù)顯示、鍵盤(pán)處理）期間，使用軟件停止定時(shí)器工作。在引腳 的信號(hào)高電平期間 CPU 讀數(shù)據(jù)一次，標(biāo)志位 用于保證在 =1 期間只讀一次數(shù)據(jù)。 該方案實(shí)現(xiàn)的電路圖如圖 23所示，該電路由整形電路、門(mén)電路、單片機(jī)等部分組成，由定時(shí)器 /計(jì)數(shù)器 0T 、 1T 分別測(cè)量周期和時(shí)間差。 （ 3） 若 GATE=1，則由 iTR 和 iTNI 引腳的外部信號(hào)混合控制定時(shí)器 /計(jì)數(shù)器的啟動(dòng)和停止。 TMOD TCON T1 T0 1TF 1TR 0TF 0TR 1IE 1IT 0IE 0IT 圖 22 TMOD 及 TCON 的控制 （ 1） 若 GATE=0，則由 iTR 控制定時(shí)器 /計(jì)數(shù)器的啟動(dòng)和停止。 MCU 芯片內(nèi)部的硬件定時(shí)器 /計(jì)數(shù)器有 3個(gè)特點(diǎn)：定時(shí)器 /計(jì)數(shù)器可以與 CPU 并行工作；定時(shí)器 /計(jì)數(shù) 器可以采用中斷方式與系統(tǒng)協(xié)調(diào)工作；定時(shí)器 /計(jì)數(shù)器可以由軟件或硬件控制啟動(dòng)或停止。 在對(duì)相位差進(jìn)行測(cè)量時(shí)，我們采用的是測(cè)量信號(hào) Ⅰ 、 Ⅱ 相位差所對(duì)應(yīng)的時(shí)間差 ?T ，再根據(jù)公式 ??? T? （ 21） 通過(guò)計(jì)算求出相位差 θ 。 （ 1） 直接測(cè)頻率的方法測(cè)信號(hào)頻率 用定時(shí)器 /計(jì)數(shù)器 1T 對(duì)外部事件計(jì)數(shù)，并讓定時(shí)器 /計(jì)數(shù)器 0T 定時(shí) 1s，只 有在這 1s 內(nèi) 1T 啟動(dòng)對(duì)外部事件（即信號(hào) Ⅰ ）計(jì)數(shù)， 1T 的計(jì)數(shù)值就是待測(cè)信號(hào)的頻率。 MCU 對(duì)信號(hào)頻率的測(cè)量可以采用直接測(cè)量頻率法和測(cè)量周期法。 以 MCU 為核心的實(shí)現(xiàn)方案 以單片機(jī)為核心 的相位測(cè)量?jī)x的原理框圖如圖 21 所示 。而 FPGA 具有集成度高， I/O 資源豐富，穩(wěn)定可靠， 工作速度快， 可現(xiàn)場(chǎng)在線編程等優(yōu)點(diǎn) ，往往能滿足一些設(shè)計(jì)要求比較高的技術(shù)指標(biāo)。 時(shí)間的測(cè)量方法有很多種，而本設(shè)計(jì)關(guān)于相位測(cè)量?jī)x的技術(shù)指標(biāo)要求會(huì)影響到我們對(duì)方案的選擇。由此可以看出，相位差θ與 ?T 有一一對(duì)應(yīng)的關(guān)系 ，我們可以通過(guò)測(cè)量時(shí)間差 ?T 及信號(hào)周期 T 而計(jì)算出相位差θ，這就是相位差測(cè)量的基本原理。 不妨令兩個(gè)同頻率的正弦信號(hào)為)s i n()( )s i n()( 0222 0111 ?? ?? ?? ?? tAtA tAtA mm， 則相位差020xx201 )()( ??????? ?????? tt ， 由此可以看出，相位差在數(shù)值上等于初相位之差， θ 是一個(gè)角度。 數(shù)字顯示 相位測(cè)量 A 輸入 B輸入 XX 大學(xué)本科生畢業(yè)設(shè)計(jì) 基于 FPGA