【正文】 。當(dāng) FPGA 配置存儲(chǔ)器中下載配置文件后，該適配板只需要接入+5V 電源就可以正常工作與用戶(hù)應(yīng)用系統(tǒng)中。EPF10K10LC844 能夠滿(mǎn)足多功能、低功耗、低成本、高性能的系統(tǒng)設(shè)計(jì)。這兩種電路都含有鎖相環(huán)（ PLL） ，時(shí)鐘鎖定電路為一個(gè)同步的 PLL，可以減小器件內(nèi)的時(shí)鐘延遲和偏移。3. 增強(qiáng)型嵌入式結(jié)構(gòu)每個(gè) EAB 有以 2561512102420482 位任意組合的 RAM，可做單口 RAM，也可以設(shè)計(jì)成雙口 RAM。該芯片特點(diǎn)如下 [5]：1. 高密度XX 大學(xué)本科生畢業(yè)設(shè)計(jì) 基于 FPGA 和 MCU 的相位測(cè)量?jī)x的設(shè)計(jì)15典型門(mén)為 30000 個(gè)，可用門(mén)為 119000 個(gè)，邏輯單元為 1728 個(gè)，嵌入式陣列塊（EAB）為 6 個(gè)，24576 個(gè)內(nèi)部 RAM，可用 I/O 為 102 個(gè)。?T 基于 FPGA 的數(shù)據(jù)采集模塊設(shè)計(jì)設(shè)計(jì)中，我們選擇的是 Altera 公司的 FPGA，芯片型號(hào)為 EPF10K10LC844。8RXX 大學(xué)本科生畢業(yè)設(shè)計(jì) 基于 FPGA 和 MCU 的相位測(cè)量?jī)x的設(shè)計(jì)141 2 3 4 5 6ABCD654321DCBATitleNumber RevisionSizeBDate: 1Jun2022 Sheet of File: D:\PROTEL_99_SE_CN\EXAMPLES\ By:UIALM339LM339R110KΩR910KΩR310KΩR4100ΩR510KΩ123J4CON3AINSGNDBINSR6510ΩR7100ΩR2510ΩR810KΩUIBGNDGNDGNDGND+5V+5V+5V+5VBINAIN圖 31 由施密特觸發(fā)器構(gòu)成的整形電路由上圖分析計(jì)算有： （3VURUKPN ???1）則其閥值電壓 。因?yàn)槭┟芴赜|發(fā)器有0U兩個(gè)門(mén)限電壓，所以可以提高輸入電路的抗干擾能力，其電路原理圖如圖 31所示。施密特觸發(fā)器在單門(mén)限電壓比較器的基礎(chǔ)上引入了正反饋網(wǎng)絡(luò)。因此，我們?cè)趯?duì) A、B 兩路信號(hào)整形時(shí)要采用相同的整形電路。由于有干擾信號(hào)，導(dǎo)致單門(mén)限電壓比較器在輸入信號(hào)過(guò)零點(diǎn)時(shí)會(huì)產(chǎn)生多次觸發(fā)翻轉(zhuǎn)的現(xiàn)象，這樣就會(huì)導(dǎo)致 FPGA 采集數(shù)據(jù)（計(jì)數(shù)）不準(zhǔn)確，從而使單片機(jī)無(wú)法計(jì)算出正確的被測(cè)信號(hào)的頻率和相位差的數(shù)值。由于 FPGA 對(duì)脈沖信號(hào)比較敏感，為了準(zhǔn)確的測(cè)量出兩路正弦信號(hào)的相位差及其頻率，需要對(duì)輸入波形進(jìn)行整形，使輸入信號(hào)變成矩形波信號(hào)，并送給 FPGA 進(jìn)行處理。單片機(jī)與 FPGA 相結(jié)合的方案，將系統(tǒng)的硬件部分分為數(shù)據(jù)采樣處理和單片機(jī)最小系統(tǒng)兩部分。所以，我們最終采用以 FPGA 和 MCU 相結(jié)合的設(shè)計(jì)方案。將數(shù)據(jù)采集交 FPGA 完成，可以準(zhǔn)確的采集到兩個(gè)同頻正弦信號(hào)的相位差所對(duì)應(yīng)的時(shí)間差以及信號(hào)的周期，從而提高了系統(tǒng)的可靠性。MHzf10?MCU 要完成的任務(wù)有 3 個(gè)：一是從 FPGA 中獲得 19 位的二進(jìn)制數(shù)據(jù)，并控制 FPGA 的工作；二是對(duì)時(shí)所獲得的數(shù)據(jù)進(jìn)行處理（完全由軟件實(shí)現(xiàn)） ；三是將處理后的數(shù)據(jù)送給 LED 數(shù)碼管顯示。FPGA 在采集相位差對(duì)應(yīng)的時(shí)間差 時(shí)，至少要能分辨出 的時(shí)間間?Ts?隔。所以以單片機(jī)為核心的設(shè)計(jì)方案當(dāng)待測(cè)信號(hào)頻率較高時(shí)很難滿(mǎn)足設(shè)計(jì)要求。這不滿(mǎn)足相位測(cè)???量絕對(duì)誤差≤2176。此時(shí)的相位絕對(duì)誤差為 176。當(dāng)輸入信號(hào)頻率 時(shí)，輸入周期則為 ，可以認(rèn)為定時(shí)器/kHzf20?sT?50?計(jì)數(shù)器的計(jì)數(shù)誤差為177。在采用以 MCU 為核心的設(shè)計(jì)相位測(cè)量?jī)x時(shí)，令單片機(jī)的外接晶振為 12MHZ，則定時(shí)器/計(jì)數(shù)器的計(jì)數(shù)誤差為正負(fù)一個(gè)機(jī)器周期，即177。而且在同一個(gè)單片機(jī)應(yīng)用程序中實(shí)現(xiàn)頻率和相位差的測(cè)量，程序設(shè)計(jì)也相當(dāng)復(fù)雜。 兩個(gè)設(shè)計(jì)方案的比較上述所提出的以 MCU 為核心的系統(tǒng)可以實(shí)現(xiàn)對(duì)頻率的測(cè)量和對(duì)相位差的測(cè)量。MCU 要完成的任務(wù)有 3 個(gè)：一是從 FPGA 中獲得 19 位的二進(jìn)制數(shù)據(jù)，并控制 FPGA 的工作；二是對(duì)時(shí)所獲得的數(shù)據(jù)進(jìn)行處理（完全由軟件實(shí)現(xiàn)） ；三是將處理后的數(shù)據(jù)送給 LED 數(shù)碼管顯示。b. DSEL=1 且 FEN=1 時(shí)，MCU 從 FPGA 中讀取 19 位的時(shí)間差數(shù)據(jù)。這樣一來(lái)，F(xiàn)PGA 和 MCU?Ts?之間要有握手信號(hào)，因此設(shè)置兩個(gè)握手信號(hào) DSEL、FEN。（2）MCU 的工作情況MCU 要從 FPGA 中獲得兩種數(shù)據(jù)，這兩種數(shù)據(jù)都是 19 位無(wú)符號(hào)二進(jìn)制數(shù)。?MHzf10?當(dāng)選定 后，就可以確定 FPGA 采用的二進(jìn)制數(shù)據(jù)的位數(shù)。1N0f相位差對(duì)應(yīng)的時(shí)間差 的測(cè)量跟頻率測(cè)量的方法類(lèi)似，不過(guò)閘門(mén)控制信號(hào)?T為 的高電平寬度，則有BA? （2?fN?02/6）因?yàn)橄辔徊畹慕^對(duì)誤差 ，而 FPGA 在測(cè)量 時(shí)有一個(gè)字的誤差，對(duì)待測(cè)????T信號(hào)頻率 而言，有kHzf20? （2sT??5036??7）可以得到 ，這就是說(shuō)，F(xiàn)PGA 在采集相位差對(duì)應(yīng)的時(shí)間差 時(shí)，s? ?T至少要能分辨出 的時(shí)間間隔。對(duì)頻率的測(cè)量采用測(cè)周期的方法，即在信號(hào)周期 T 時(shí)間內(nèi)，對(duì)時(shí)標(biāo)信號(hào)進(jìn)行計(jì)數(shù)。并且，A、B 是兩個(gè)頻率相同但是有相位差的矩形波。其中，讓 FPGA 實(shí)現(xiàn)兩個(gè)待測(cè)信號(hào)相位差所對(duì)應(yīng)的時(shí)間差的采集，而 MCU 則負(fù)責(zé)讀取 FPGA 采集到的數(shù)據(jù)，并根據(jù)這些數(shù)據(jù)計(jì)算待測(cè)信號(hào)的相位差，同時(shí)把得到的信號(hào)頻率和相位差送到 LED 數(shù)碼管顯示 [3]。整形電路整形電路FPGA MCU顯示待測(cè)信號(hào) 1待測(cè)信號(hào) 2AB圖 26 以 FPGA 和 MCU 相結(jié)合的相位測(cè)量?jī)x電路本設(shè)計(jì)采用單片機(jī)和現(xiàn)場(chǎng)可編程門(mén)陣列（FPGA）作為數(shù)字相位測(cè)量?jī)x的核心部分。因?yàn)榈?1 次測(cè)量時(shí)間差和周期的起始時(shí)刻有一定的隨機(jī)性，這是由于軟件啟動(dòng)定時(shí)器/計(jì)數(shù)器 、 的時(shí)刻是隨機(jī)的，因此定時(shí)0T1器/計(jì)數(shù)器 、 第 1 次測(cè)得的時(shí)間差和周期是不準(zhǔn)確的，所以舍棄不要。系統(tǒng)主程序是一個(gè)順序執(zhí)行的循環(huán)程序，其流程圖如圖 24 所示。顯示部分采用UART 方式 0 串行送數(shù)據(jù)給 74LS164，由 74LS164 驅(qū)動(dòng) LED 數(shù)碼管顯示，這樣可以減輕 CPU 的負(fù)擔(dān)（相對(duì)動(dòng)態(tài)掃描而言）。再設(shè)計(jì) MCU 的軟件時(shí)，系統(tǒng)要連續(xù) 3 次測(cè)量時(shí)間差和周期，每一次測(cè)量時(shí)間差和周期占用兩個(gè)待測(cè)信號(hào)周期 T 的時(shí)間。 0T1GATEC/1M0GATC/1M0XX 大學(xué)本科生畢業(yè)設(shè)計(jì) 基于 FPGA 和 MCU 的相位測(cè)量?jī)x的設(shè)計(jì)7待測(cè)信號(hào) 1整形電路整形電路二分頻= 1 M C U 5 1_ _ _ _ I N T 0 ( P 3 . 2 ) P 3 . 6_ _ _ _ I N T 1 ( P 3 . 3 )≥ 1﹠待測(cè)信號(hào) 2圖 23 MCU 測(cè)量時(shí)間差和周期的電路圖需要說(shuō)明的是，本系統(tǒng)要由軟件創(chuàng)建一個(gè)標(biāo)志位 ，當(dāng)輸入引腳=0 時(shí)，CPU 置位標(biāo)志位 ，而當(dāng) =1 時(shí)，CPU 在讀取時(shí)間差數(shù)據(jù)后清零標(biāo)志位 。我們讓定時(shí)器/計(jì)數(shù)器工作在定時(shí)工作方式，其計(jì)數(shù)器對(duì)內(nèi)部機(jī)器周期進(jìn)行加 1 計(jì)數(shù)，而定時(shí)器/計(jì)數(shù)器的工作啟動(dòng)、停止則采用外部硬件控制。iTR（2） 若 GATE=1， =1，則由 引腳的外部信號(hào)控制定時(shí)器/計(jì)數(shù)器的啟動(dòng)i iNI和停止。單片機(jī)的定時(shí)器/計(jì)數(shù)器受 TMOD 及 TCON 的控制，如圖 22 所示。XX 大學(xué)本科生畢業(yè)設(shè)計(jì) 基于 FPGA 和 MCU 的相位測(cè)量?jī)x的設(shè)計(jì)6MCS51 系列單片機(jī)芯片內(nèi)部集成了兩個(gè) 16 位的硬件定時(shí)器/計(jì)數(shù)器，他們是 、 ，均是二進(jìn)制加法計(jì)數(shù)器，當(dāng)計(jì)數(shù)器計(jì)滿(mǎn)回零時(shí)能自動(dòng)產(chǎn)生溢出中斷0T1請(qǐng)求，表示定時(shí)時(shí)間已到或計(jì)數(shù)已終止。（2） 測(cè)周期的方法測(cè)量信號(hào)頻率對(duì)信號(hào)Ⅰ進(jìn)行二分頻，分頻后高電平的寬度正好對(duì)應(yīng)信號(hào)Ⅰ的周期，我們將此高電平信號(hào)作為 MCU 內(nèi)部定時(shí)器的硬件啟動(dòng)/停止信號(hào)，便可測(cè)得周期，再由公式 ，計(jì)算得到頻率 。當(dāng)信號(hào)頻率較高時(shí)，我們一般采用直接測(cè)量頻率的方法，而信號(hào)頻率較低時(shí)，則采用測(cè)量周期的方法。XX 大學(xué)本科生畢業(yè)設(shè)計(jì) 基于 FPGA 和 MCU 的相位測(cè)量?jī)x的設(shè)計(jì)5鑒相器 整形電路 整形電路M C U— —I N T i 鍵盤(pán)顯示待測(cè)信號(hào) 1 待測(cè)信號(hào) 2 ⅠⅡ圖 21 以 MCU 為核心的相位測(cè)量?jī)x的原理框圖兩路待測(cè)信號(hào)經(jīng)電路整形后變成了矩形波信號(hào)Ⅰ、Ⅱ，而且Ⅰ和Ⅱ是同頻率但不同相位的矩形波。因此，人們?cè)谶M(jìn)行電子系統(tǒng)設(shè)計(jì)的時(shí)候，用 MCU 實(shí)現(xiàn)系統(tǒng)功能，F(xiàn)PGA 完成系統(tǒng)指標(biāo)。我們知道，MCU 應(yīng)用系統(tǒng)一般能較好地實(shí)現(xiàn)各種不同的測(cè)量和控制功能，但有的時(shí)候卻達(dá)不到設(shè)計(jì)要求的技術(shù)指標(biāo)。因此，相位差的測(cè)量本質(zhì)上就是時(shí)間的測(cè)量，而時(shí)間的測(cè)量就要用到電子計(jì)數(shù)器 [5]。令 ，式中 是相位差 θ 對(duì)應(yīng)的時(shí)間差，且令 為信號(hào)周期，則有?T? T360176。相位測(cè)量?jī)x有兩路輸入信號(hào)，也就是被測(cè)信號(hào)，它們是兩個(gè)同頻率的正弦信號(hào)，頻率范圍為 20HZ—20KHZ（正好是音頻范圍） ，而這兩個(gè)被測(cè)信號(hào)的幅度分別為Upp=1V—5V（可以擴(kuò)展到 —5V） ，但兩者幅度不一定相等。分辨率為 176。數(shù)字顯示相位測(cè)量A 輸入B 輸入 圖 11 相位測(cè)量?jī)x示意圖該設(shè)計(jì)要滿(mǎn)足的要求有：頻率范圍：20HZ—20KHZ、相位測(cè)量?jī)x的輸入阻抗≥100ΚΩ、允許兩路輸入正弦信號(hào)峰峰值可分別在 1V—5V 范圍內(nèi)變化、相位測(cè)量絕對(duì)誤差≤2176。XX 大學(xué)本科生畢業(yè)設(shè)計(jì) 基于 FPGA 和 MCU 的相位測(cè)量?jī)x的設(shè)計(jì)3 課題設(shè)計(jì)任務(wù)設(shè)計(jì)一個(gè)低頻數(shù)字式相位測(cè)量?jī)x，要具有頻率測(cè)量和數(shù)字顯示功能，并且要求能提高測(cè)量、顯示精度和系統(tǒng)穩(wěn)定性，使顯示結(jié)果更加精確?，F(xiàn)在采用單片機(jī)與 FPGA 相結(jié)合的電路實(shí)現(xiàn)方案,很好地發(fā)揮了 FPGA 運(yùn)算速度快、資源豐富、編程方便的特點(diǎn),并利用了單片機(jī)較強(qiáng)的運(yùn)算、控制功能,使得整個(gè)系統(tǒng)模塊化、硬件電路簡(jiǎn)單、使用操作方便。這些接口性能的發(fā)展體現(xiàn)在高速的 I/O 能力、程序運(yùn)行監(jiān)控能力、信號(hào)實(shí)時(shí)處理能力等。其發(fā)展具體體現(xiàn)在 CPU 功能的增強(qiáng)，內(nèi)部資源的增多，引腳的多功能化、低電壓、低功耗等方面。 FPGA 是 20 世紀(jì) 90 年代發(fā)展起來(lái)的大規(guī)?？删幊踢壿嬈骷?，隨著 EDA（電子設(shè)計(jì)自動(dòng)化）技術(shù)和微電子技術(shù)的進(jìn)步，F(xiàn)PGA 在超高速、實(shí)時(shí)測(cè)控方面有非常廣闊的應(yīng)用前景；并且 FPGA 具有高集成度、高可靠性，幾乎可將整個(gè)設(shè)計(jì)系統(tǒng)下載于同一芯片中，從而大大縮小了電路的體積 [2]。硬件法測(cè)量由于電路結(jié)構(gòu)比較復(fù)雜、易受外界干擾影響以及準(zhǔn)確度較差的缺點(diǎn)，限制了它的進(jìn)一步發(fā)展。再由鑒相脈沖來(lái)控制計(jì)數(shù)器的關(guān)停，即用高頻時(shí)鐘脈沖去填充兩個(gè)信號(hào)的相位差，從而實(shí)現(xiàn)相位差的測(cè)量。 傳統(tǒng)的測(cè)量方法很多，有示波器測(cè)量法，可變延遲法，基于數(shù)據(jù)采集板的相位測(cè)量新方法，將相位差轉(zhuǎn)化為時(shí)間間隔法，電壓測(cè)量法，示零法等。 國(guó)內(nèi)外發(fā)展動(dòng)態(tài) 經(jīng)過(guò)幾十年，特別是近十幾年的建設(shè)與發(fā)展，我國(guó)儀器儀表行業(yè)已經(jīng)初步形成產(chǎn)品門(mén)類(lèi)品種比較齊全，具有一定生產(chǎn)規(guī)模和開(kāi)發(fā)能力的產(chǎn)業(yè)體系，成為亞洲除日本以外第二大儀器儀表生產(chǎn)國(guó)。相位測(cè)量?jī)x的用途極為廣泛，可以測(cè)量?jī)呻妷骸呻娏骷半妷弘娏髦g的相位，是電力部門(mén)、工廠和礦山、石油化工、冶金系統(tǒng)正確把握電力使用情況的理想儀表。首先，相位差信號(hào)依附于電壓、電流信號(hào)中，如何剔除電壓、電流、頻率變化對(duì)相位差測(cè)量的影響是相位差測(cè)量中很重要的一個(gè)方面；其次相位差是一個(gè)比較量，測(cè)量?jī)陕沸盘?hào)之間的相位差不僅需要保證兩路信號(hào)的頻率相同，而且要排除由于兩路信號(hào)的幅值等其它因素不一致而對(duì)測(cè)量造成的影響。相位差是工業(yè)測(cè)控領(lǐng)域經(jīng)常需要測(cè)量的參數(shù)，如電力系統(tǒng)中功率因數(shù)的測(cè)量、鐵路系統(tǒng)中相敏軌道電路相位差的測(cè)量以及科氏質(zhì)量流量計(jì)中的相位差測(cè)量等等。對(duì)相位測(cè)量的要求也逐步向高精度、高智能化方向發(fā)展。文章主要介紹設(shè)計(jì)方案的論證、系統(tǒng)硬件和軟件的設(shè)計(jì),給出了詳細(xì)的系統(tǒng)硬件電路圖和系統(tǒng)軟件主程序流程圖。該設(shè)計(jì)包括系統(tǒng)設(shè)計(jì)的理論分析，系統(tǒng)結(jié)構(gòu)設(shè)計(jì)及硬件實(shí)現(xiàn)，最終驗(yàn)證了該測(cè)量系統(tǒng)的可行性和有效性。存檔日期： 存檔編號(hào)： 本科生畢業(yè)設(shè)計(jì)（論文）論 文 題 目：基于 FPGA 和 MCU 的相位測(cè)量?jī)x的設(shè)計(jì) 學(xué) 院： 電氣工程及自動(dòng)化學(xué)院 專(zhuān) 業(yè)： 電氣工