【正文】 入社會也是有很大的幫助的。我們每一個(gè)人永遠(yuǎn)不能滿足于現(xiàn)有的成就，人生就像在爬山，一座山峰的后面還有更高的山峰在等著你。對我而言，知識上的收獲重要，精神上的豐收更加可喜。然后就是頂層文件的設(shè)計(jì)，雖然編寫好了程序，但是運(yùn)行也會錯(cuò)誤，原因就是不知道怎么把底層模塊和頂層文件結(jié)合起來，再運(yùn)行，所以才導(dǎo)致這樣的錯(cuò)誤。其次就是仿真，剛開始的時(shí)候忘記時(shí)序仿真之前要進(jìn)行全編譯，所以老是會出現(xiàn)一個(gè)錯(cuò)誤，剛開始問同學(xué)，都不知道為什么，后來自己查了資料過后，進(jìn)行多次嘗試，才得到了正確的時(shí)序仿真圖；然后就是功能仿真，也是忘記在進(jìn)行功能仿真之前要生成網(wǎng)表，仿真才不會出錯(cuò)。其實(shí)我覺得覺得這次設(shè)計(jì)對我還是有一定困難的。和傳統(tǒng)的頻率計(jì)相比，利用FPGA設(shè)計(jì)的頻率計(jì)簡化了電路板設(shè)計(jì)，提高了系統(tǒng)設(shè)計(jì)的實(shí)用性和可靠性，實(shí)現(xiàn)數(shù)字系統(tǒng)的軟件化，這也是數(shù)字邏輯設(shè)計(jì)的趨勢。金陵科技學(xué)院學(xué)士學(xué)位論文 結(jié)論 結(jié)論在本次的畢業(yè)設(shè)計(jì)中我對數(shù)字頻率計(jì)進(jìn)行了系統(tǒng)的設(shè)計(jì)。因?yàn)樾盘朜ECT接地，所以一直為0。： 頂層文件原理圖由該頻率測量儀的功能要求，以實(shí)現(xiàn)其頻率測量及顯示的功能。實(shí)現(xiàn)循環(huán)計(jì)數(shù)的功能。當(dāng)接入1KHZ的時(shí)鐘信號時(shí)， CNT進(jìn)行循環(huán)計(jì)數(shù)，從000到101循環(huán)計(jì)數(shù)，計(jì)滿則清0，并將CNT賦值給SEL。當(dāng)sel為001時(shí)為第一檔時(shí)，令第二位的數(shù)碼管的小數(shù)點(diǎn)點(diǎn)亮，其他的不亮。 譯碼顯示模塊功能仿真圖 譯碼顯示模塊時(shí)序仿真圖由該模塊仿真圖可知，當(dāng)sel為011時(shí)為第一檔時(shí)，令第四位的數(shù)碼管的小數(shù)點(diǎn)點(diǎn)亮，其他的不亮。其中對鎖存數(shù)據(jù)的處理包括溢出有效時(shí)的數(shù)據(jù)消除，和對高位無意義零的自動消隱。所以仿真正確，該模塊能夠?qū)崿F(xiàn)對數(shù)據(jù)的鎖存。且OVERIN為溢出信號，在CLK下降沿到來時(shí)，鎖存器對OVERIN信號進(jìn)行鎖存。 鎖存器模塊器件內(nèi)部結(jié)構(gòu) 鎖存器模塊生成的器件 鎖存器模塊的功能仿真圖 鎖存器模塊的時(shí)序仿真圖由該模塊的功能和仿真結(jié)果可知，在CLK下降沿到達(dá)時(shí)，DATAIN能夠?qū)LXN2125的信號進(jìn)行鎖存。鎖存器使用下降沿鎖存，即當(dāng)計(jì)數(shù)器的使能信號變?yōu)闊o效的一瞬間我們令鎖存器將數(shù)據(jù)鎖存。：該模塊主要用于對計(jì)數(shù)器輸出數(shù)據(jù)的鎖存，便于后續(xù)譯碼顯示電路的對數(shù)據(jù)進(jìn)行記憶顯示，同時(shí)避免計(jì)數(shù)器清零信號對數(shù)據(jù)產(chǎn)生影響。即XLXN24開始循環(huán)計(jì)數(shù)。但是當(dāng)數(shù)據(jù)計(jì)滿后則重新回到0開始計(jì)數(shù)。該模塊的主要功能是用于對輸入的待測信號進(jìn)行脈沖計(jì)數(shù)，計(jì)數(shù)輸出。該模塊是使用六個(gè)十進(jìn)制計(jì)數(shù)器同步并聯(lián)而成的，首先我們設(shè)計(jì)用于并聯(lián)的十進(jìn)制計(jì)數(shù)器。：該模塊用于對輸入的待測信號進(jìn)行脈沖計(jì)數(shù)，并將其計(jì)數(shù)輸出，該模塊實(shí)現(xiàn)的功能是對某一時(shí)間內(nèi)的輸入信號脈沖的計(jì)數(shù)，并且能夠?qū)⒄_的輸出結(jié)果和溢出。 門控電路模塊生成的器件 門控電路模塊功能仿真圖 門控電路模塊時(shí)序仿真圖由該模塊的功能可知，當(dāng)輸入信號為FREF時(shí)，輸出信號GAT是它的2分頻（這個(gè)設(shè)計(jì)是為了讓測量的時(shí)間控制地更加精準(zhǔn)，使效果更加明顯），當(dāng)輸出信號GAT輸出波形后，如果輸入信號 FREF,輸入信號GAT的值都是0時(shí)，輸出的CLR信號則為1，即當(dāng)使能信號為無效0同時(shí)時(shí)鐘為0時(shí)，輸出信號CLR輸出都為0。該模塊主要功能是產(chǎn)生用于計(jì)數(shù)的使能控制信號，清零信號以及鎖存器鎖存信號。能夠控制計(jì)數(shù)的開始和結(jié)束。該模塊將頻率的測量分為幾個(gè)不同測量檔，使其能夠更準(zhǔn)確的測量波形頻率的大小。 閘門選擇器模塊生成的器件 閘門選擇器模塊時(shí)序仿真圖由以上仿真波形可知，當(dāng)SE1，SE10，SE100，輸入為100時(shí)，此時(shí)為頻率測量的第一檔，DP1,DP2,DP3分別為011，SE1，SE10，SE100，輸入為010時(shí)，此時(shí)為頻率測量的第二檔，DP1,DP2,DP3分別為101，SE1， SE10， SE100，輸入為001時(shí)，此時(shí)為頻率測量的第三檔，DP1,DP2,DP3分別為110。：用于選擇不同的閘門時(shí)間以及產(chǎn)生后續(xù)的小數(shù)點(diǎn)的顯示位置，在這個(gè)模塊中我們有四個(gè)輸出端和六個(gè)輸入端，其中四個(gè)輸出端中有一個(gè)是頻率輸出端，是通過三個(gè)閘門選擇開關(guān)輸入和三個(gè)輸入頻率決定的，另外三個(gè)輸出端則是用來后面的小數(shù)點(diǎn)控制的，而六個(gè)輸入端中的三個(gè)是上面分頻器的三個(gè)輸出1HZ，10HZ和100HZ，另外三個(gè)是電路板上的撥動開關(guān)，用來選擇閘門，控制輸出。我將程序中clkout1, clkout10,clkout100 clkout1k,分別分頻到8分頻，6分頻，4分頻，2分頻，由圖可知clkout1, clkout10,clkout100 clkout1k的周期分別是clk的8倍，6倍，4倍，2倍。這是實(shí)現(xiàn)不同頻率測量檔的一個(gè)步驟也是最基礎(chǔ)的一個(gè)步驟。金陵科技學(xué)院學(xué)士學(xué)位論文 第4章 系統(tǒng)整體設(shè)計(jì)及波形仿真4 系統(tǒng)各個(gè)模塊設(shè)計(jì)及波形仿真 各個(gè)模塊設(shè)計(jì)：將產(chǎn)生用于計(jì)數(shù)控制的時(shí)鐘分別為1HZ，10HZ，100HZ脈沖和1KHZ的用于七段顯示數(shù)碼管掃描顯示的掃描信號，該電路將產(chǎn)生四個(gè)不同頻率的信號輸出（是為了測量不同頻率段的頻率的測量），因?yàn)殡娐钒迳辖o出了一個(gè)48MHZ的晶振，所以我們只需要對48MHZ的信號進(jìn)行適當(dāng)分頻即可得到我們所需的四個(gè)不同頻率的信號輸出，我們設(shè)計(jì)一個(gè)輸入為48MHZ，有四個(gè)輸出端分別為1HZ，10HZ和100HZ，1KHZ的分頻器。6）譯碼顯示，該模塊能夠用于產(chǎn)生使七段顯示數(shù)碼管的掃描數(shù)字顯示、小數(shù)點(diǎn)顯示的輸出信號，同時(shí)要能夠?qū)Ω呶坏臒o意義零進(jìn)行消隱。對整個(gè)模塊的設(shè)計(jì)也是非常重要。這是整個(gè)設(shè)計(jì)中必不可少的環(huán)節(jié)。如果這個(gè)模塊設(shè)計(jì)不好或出錯(cuò)，那么頻率的測量就會產(chǎn)生很大的誤差。該模塊與計(jì)數(shù)器模塊和鎖存器模塊共同作用后，可以產(chǎn)生清零，計(jì)數(shù)，鎖存等功能。這個(gè)模塊的設(shè)計(jì)可以將該頻率測量儀分成幾個(gè)測量檔，對不同頻率范圍的頻率能夠進(jìn)行更精確的測量，使測量結(jié)果更加準(zhǔn)確。這是整個(gè)設(shè)計(jì)的基礎(chǔ)模塊，我們必須要完成這個(gè)模塊的設(shè)計(jì)。時(shí)基產(chǎn)生與測頻時(shí)序控制電路待測信號脈沖計(jì)數(shù)電路鎖存與譯碼顯示電路ENCLRCLK1Kq[0:23]z1[0:6]z2[0:6]z3[0:6]z4[0:6]待測信號CLK標(biāo)準(zhǔn)時(shí)鐘CLK IN IN 數(shù)字頻率計(jì)的組成框圖 系統(tǒng)單元模塊劃分1）分頻器，分頻器用于較高頻率的時(shí)鐘進(jìn)行分頻操作，得到較低頻率的信號在該模塊中我們要將輸入信號分別分頻到4個(gè)不同的頻率段。這就是我的數(shù)字頻率計(jì)的設(shè)計(jì)原理。不難設(shè)想，若將閘門時(shí)間設(shè)為T=，則計(jì)數(shù)值為10000，這時(shí)，顯示器的小數(shù)點(diǎn)只要根據(jù)閘門時(shí)間T的改變也隨之自動往右移動一位(自動定位)，那么。在這一段時(shí)間內(nèi)，如果計(jì)數(shù)器計(jì)得N=100000個(gè)數(shù)，根據(jù)公式f = N / T，那么被測頻率就是100000Hz。閘門開通的時(shí)間稱為閘門時(shí)間，其長度等于門控信號作用時(shí)間T。由一個(gè)高穩(wěn)定的石英振蕩器和一系列數(shù)字分頻器組成了時(shí)基信號發(fā)生器，它輸出時(shí)間基準(zhǔn)(或頻率基準(zhǔn))信號③去控制門控電路形成門控信號④，門控信號的作用時(shí)間T是非常準(zhǔn)確的(由石英振蕩器決定)。如果在一定的時(shí)間間隔T內(nèi)計(jì)數(shù)，計(jì)算可得某周期性信號的重復(fù)變化次數(shù)為N，則該信號的頻率可表達(dá)為：f = N / T .基于這一頻率測量的原理我們可以使用某一單位時(shí)間內(nèi)對被測信號脈沖頻率進(jìn)行計(jì)數(shù)的方法來求得對該信號的頻率測量,并且要使測量結(jié)果盡量精確無誤。 b、能夠?qū)崿F(xiàn)對高位無意義零的消隱?？梢允褂肣uartusII帶有的RTL Viewer觀察綜合后的RTL圖。QuartusII支持層次化設(shè)計(jì)，可以在一個(gè)新的編輯輸入環(huán)境中對使用不同輸入設(shè)計(jì)方式完成的模塊（元件）進(jìn)行調(diào)用，從而解決了原理圖與HDL混合輸入設(shè)計(jì)的問題。在許多實(shí)用情況中，必須使用宏功能模塊才可以使用一些Altera特定器件的硬件功能，如各類片上存儲器、DSP模塊、LVDS驅(qū)動器、PLL以及SERDES和DDIO電路模塊等。此外，QuartusII還包含許多十分有用的LPM（Library of Parameterized Modules）模塊，它們是復(fù)雜或高級系統(tǒng)構(gòu)建的重要組成部分，在SOPC設(shè)計(jì)中被大量使用，也可以與QuartusII普通設(shè)計(jì)文件一起使用。還可以通過選擇Compiler Tool（Tools菜單），在Compiler Tool窗口中運(yùn)行該模塊來啟動編譯器模塊。 Synthesis）、適配器（Fitter）、裝配器（Assembler）、時(shí)序分析器（Timing Analyzer）、設(shè)計(jì)輔助模塊（Design Assistant）、EDA網(wǎng)表文件生成器（EDA Netlist Writer）、編輯數(shù)據(jù)接口（Compiler Database Interface）等。QuartusII包括模塊化的編譯器。同樣，QuartusII具備仿真功能，同時(shí)也支持第三方的仿真工具，如ModelSim。QuartusII設(shè)計(jì)工具完全支持VHDL、Verilog的設(shè)計(jì)流程，其內(nèi)部嵌有VHDL、Verilog邏輯綜合器。它提供了一種與結(jié)構(gòu)無關(guān)的設(shè)計(jì)環(huán)境，使設(shè)計(jì)者能方便地進(jìn)行設(shè)計(jì)輸入、快速處理和器件編程。 Quartus IIQuartusII是Altera提供的FPGA/CPLD開發(fā)集成環(huán)境，Altera是世界上最大的可編程邏輯器件供應(yīng)商之一。利用硬件描述語言編程來表示邏輯器件及系統(tǒng)硬件的功能和行為，是EDA設(shè)計(jì)方法的一個(gè)重要特征。電路設(shè)計(jì)者只需要完成對系統(tǒng)功能的描述，就可以由計(jì)算機(jī)軟件進(jìn)行系統(tǒng)處理，最后得到設(shè)計(jì)結(jié)果，并且修改設(shè)計(jì)方案如同修改軟件一樣方便。EDA技術(shù)就是以計(jì)算機(jī)為工具，設(shè)計(jì)者在EDA軟件平臺上，用硬件描述語言VHDL完成設(shè)計(jì)文件，然后由計(jì)算機(jī)自動地完成邏輯編譯、化簡、分割、綜合、優(yōu)化、布局、布線和仿真，直至對于特定目標(biāo)芯片的適配編譯、邏輯映射和編程下載等工作。此外，由于工藝技術(shù)的進(jìn)步，需要采用更先進(jìn)的工藝時(shí)，仍可以采用原來的VHDL代碼。當(dāng)產(chǎn)品的產(chǎn)量達(dá)到相當(dāng)?shù)臄?shù)量時(shí)，采用VHDL進(jìn)行的設(shè)計(jì)可以很容易轉(zhuǎn)成用專用集成電路(ASIC)來實(shí)現(xiàn)，僅僅需要更換不同的庫重新進(jìn)行綜合。(5)方便ASIC移植。這意味著同一個(gè)VHDL設(shè)計(jì)描述可以在不同的設(shè)計(jì)項(xiàng)目中采用，方便了設(shè)計(jì)成果的設(shè)計(jì)和交流。VHDL既是IEEE承認(rèn)的標(biāo)準(zhǔn)，故VHDL的設(shè)計(jì)描述可以被不同的EDA設(shè)計(jì)工具所支持。與工藝技術(shù)有關(guān)的參數(shù)可通過VHDL提供的類屬加以描述，工藝改變時(shí)，只需修改相應(yīng)程序中的類屬參數(shù)即可。(3)可以進(jìn)行與工藝無關(guān)編程。VHDL語言具有多層次的設(shè)計(jì)描述功能，可以從系統(tǒng)的數(shù)學(xué)模型直到門級電路，支持設(shè)計(jì)庫和可重復(fù)使用的組件生成，它支持階層設(shè)計(jì)且提供模塊設(shè)計(jì)的創(chuàng)建[10]。此外，VHDL語言可以自定義數(shù)據(jù)類型，這也給編程人員帶來了較大的自由和方便。VDHL語言可以支持自上而下 ( Top_Down)的設(shè)計(jì)方法，它具有功能強(qiáng)大的語言結(jié)構(gòu)，可用簡潔明確的代碼描述來進(jìn)行復(fù)雜控制邏輯的設(shè)計(jì)，可以支持同步電路、異步電路、以及其它隨機(jī)電路的設(shè)計(jì)[5]。VHDL語言與其它HDL語言相比有一些自己的特色，下面作一簡要說明。因?yàn)閂HDL具有強(qiáng)大的行為描述能力，使得設(shè)計(jì)者可以不懂硬件的結(jié)構(gòu)，只需進(jìn)行電子系統(tǒng)的設(shè)計(jì)和性能優(yōu)化[3]；方便邏輯仿真與調(diào)試。該系統(tǒng)可以接受指定的測試點(diǎn)，在FPGA數(shù)組中可以直接觀測(就像軟件模擬中一樣)，所以大大提高了仿真的準(zhǔn)確性和效率。針對這個(gè)問題，國際上出現(xiàn)了用FPGA數(shù)組對ASIC進(jìn)行硬件仿真的系統(tǒng)(如Quickturn公司的硬件仿真系統(tǒng))。這種矛盾來自于FPGA本身的結(jié)構(gòu)局限性，短期內(nèi)很難得到很好的解決。最新的一些FPGA產(chǎn)品集成了通用的RAM結(jié)構(gòu)。但在芯片利用率提高，或者芯片I/O引出端很多的情況下，微小的修改往往會降低芯片的布通率。(3).FPGA的容量和I/O數(shù)目都是有限的，因此，一個(gè)較大的電路必須經(jīng)過邏輯劃分((Logic Partition)才能用多個(gè)FPGA芯片實(shí)現(xiàn)，劃分算法的優(yōu)劣直接影響設(shè)計(jì)的性能。同時(shí)，如果電路較大，需要經(jīng)過劃分才能實(shí)現(xiàn)，由于引出端的延遲時(shí)間，更加大了延遲時(shí)間和時(shí)序偏移。這就要求設(shè)計(jì)人員更加了解FPGA/CPLD設(shè)計(jì)軟件的特點(diǎn)，才能得到優(yōu)化的設(shè)計(jì)。 Optimization)，以得到易于實(shí)現(xiàn)的結(jié)果，因此，最終設(shè)計(jì)和原始設(shè)計(jì)之間在邏輯實(shí)現(xiàn)和時(shí)延方面具有一定的差異。同時(shí)，F(xiàn)PGA設(shè)計(jì)方法也有其局限性。利用它們可實(shí)現(xiàn)幾乎任何形式的數(shù)字電路或數(shù)字系統(tǒng)的設(shè)計(jì)。(5).功能強(qiáng)大，應(yīng)用