【正文】 ；為了計(jì)算時(shí)間差乘以3600，分別把被乘數(shù)（時(shí)間差）和乘數(shù)（3600） 送到4DH~4FH和5DH~5FH中。 空操作 NOP ；空操作 LJMP MIAN ；重新復(fù)位啟動(dòng) END**********************************************************************PROC MULNM ； 多字節(jié)乘法子程序MULNM:NOP。讀FPGA數(shù)據(jù) LCALL ZHUBEIZHOUQI 裝入頻率除法數(shù)據(jù) CLR JNB ,DIVDD1 LJMP CHCHUDIVDD1:LCALL DIVD1 ；計(jì)算頻率 MOV 6FH,4FH MOV 6EH,4EH MOV 6DH,4DH MOV 6CH,4CH MOV 35H,4FH MOV 34H,4EH MOV 33H,4DH MOV 32H,4DH LCALL BCDST ；二進(jìn)制轉(zhuǎn)換為BCD碼 MOV R0,30H MOV R1,3FH MOV R7,04H MOV 30H,0 MOV 31H,0 MOV 32H,0 MOV 33H,0 MOV 34H,0 MOV 35H,0 MOV 36H,0 LCALL BCD_2BCD MOV 70H,18 MOV 71H,30H MOV 72H,31H MOV 73H,32H MOV 74H,33H MOV 75H,34H MOV 76H,35HMIANWC:LCALL X3600 ；裝入相位計(jì)算數(shù)據(jù) LCALL MULNM MOV 4AH,5AH ；將以X3600位初始地址單元的積送入除法緩沖區(qū) MOV 4BH,5BH MOV 4CH,5CH MOV 4DH,5DH MOV 4EH,5EH MOV 4FH,5FH MOV 5FH,DATAL ；裝入被側(cè)周期時(shí)間 MOV 5EH,DATAH MOV 5DH,DATA3 LCALL DIVDI ；得到相位差值 MOV 35H,4FH MOV 34H,4EH MOV 33H,4DH MOV 32H,0 LCALL BCDST ；二進(jìn)制轉(zhuǎn)換為BCD碼 MOV R0,30H MOV R1,3FH MOV R7,04H MOV 30H,0 MOV 31H,0 MOV 32H,0 MOV 33H,0 MOV 34H,0 MOV 35H,0 MOV 36H,0 LCALL BCD_2BCD MOV 78H,16 MOV 79H,30H MOV 7AH,31H MOV 7BH,32H MOV 7CH,33H MOV 7DH,34H MOV 7EH,35HCHCHU：LCALL DISPKEYCOD： JB ，MAIN11 LCALL DELAY1 JNB ，$ CPL LCALL DELAY2MIAN11： LCALL DELAY1 LCALL DELAY1 LCALL DELAY1 LJMP MIAN1**********************************************************************CPU從FPGA到數(shù)據(jù)庫(kù)MCU子程序：PROC DUSHUJUDUSHUJU： CLR DSEL CLR FEN MOV A，P0 MOV DATAL，A MOV A，P2 MOV DATAH，A MOV A，P1 ANL A. 00000111B MOV DATA3，A SETB DESL SETB FEN NOP CLR FEN MOV A，P0 MOV DATAL，A MOV A，P2 MOV DATAH，A MOV A，P1 ANL A.00000111B MOV DATA33，A SETB FEN RET NOP ：PC值出錯(cuò)處理 NOP ：空操作 NOP ：空操作 LJMP MIAN ：重新復(fù)位啟動(dòng) END*************************************************************PROC ZHUNBEIZHONGQI ；為了計(jì)算頻率將被除數(shù)10000000裝入4AH~4FH單元中ZHUNBEIZHONGQI::2N BYTE /N BYTE=N BYTE,HERE N=3 31H:(4A,4B,4C,4D,4E,4FH)/(5D,5E,5FH)=(4D,4E,4FH) MOV 5FH,DATAL MOV 5EH,DATAH MOV 5DH,DATA3 MOV 4FH,80H 。東華理工大學(xué)長(zhǎng)江學(xué)院畢業(yè)設(shè)計(jì)（論文） 參考文獻(xiàn) 東華理工大學(xué)長(zhǎng)江學(xué)院畢業(yè)設(shè)計(jì)（論文） 匯編語(yǔ)言源程序 MCU的匯編語(yǔ)言程序設(shè)計(jì)及源程序SZXWY,ASM用匯編語(yǔ)言編寫(xiě)單片機(jī)程序源程序如下：DATAH EQU 40h 。End bloclk scxz。End if。When others=null。139。=datadataa。 thenCase rsel isWhen39。輸出選擇模塊Scxz::block isBeginProcess(en,rsel)isBeginIf en=39。 仿真觀測(cè)輸出用End process。End if39。 仿真觀測(cè)輸出用End process。 thenDarab=da。event anf clb=39。End block sjjc。Dac=da。End if。139。139。End block kzxh。Clrac=claa。039。139。039。039。Clbc=clb: 仿真觀測(cè)輸出用End process。Process(clkb) isBeginIf rising_edge(clkb) thenClb=not clb。 仿真觀測(cè)輸出用 Loada=loada。 Clac=cla。 End if。 仿真觀測(cè)輸出用Clkbc=clkb。BeginClka=not clkaa:Clkb=not clkbb。End block fpq: 控制信號(hào)產(chǎn)生模塊Kzxh:block isSignal :std_logic。Clkfc=clkf。039。139。 Varible cl:std_logic。Signal loada:std_logic。Signal clra:std_logic。Signal clb:std_logic。Signal dataa:std_logicvector(10 dwnto 0)。End entuty szxwy。loadac:out std_logic。clrac:out std_ogic。calc,calbc:out std_logic。clkac:out std_logicdataac:out std_logic_vector(18 downto 0)。 clka:in std_logic。use 。 單片機(jī)控制顯示程序流程圖 從FPGA讀取信息后，將信號(hào)送到輸出端顯示出來(lái)，即單片機(jī)通過(guò)顯示子程序?qū)⑿畔⑺偷斤@示電路顯示出來(lái)，顯示程序流程圖如圖所示：顯示開(kāi)始 =0？顯示頻率，賦頻率的初始地址顯示相位差，賦相位初始地址 顯示處理 查表顯示指針減1—0？退出顯示Y