【正文】 R1,AD6 MOV R0ADA CLR 00HMULNML: MOV A,ADB MJZ MULNMD MOV B,R0 MUL AB ADD A,2R1 MOV R1,A JNB 00H,MULNM1 INC BMULNM1: MOV A,B DEC R1 ADDC A,2R1 MOV R1,A MOV 00H,C DEC R0 DJNZ R2,MULNMMULNMD MOV R0,AD5 CLR A MOV R2,AD2MULNMS: XCH A,R0 INC R0 DJNZ R2,MULNMS DJNZ R3,MULNMB RET NOP PC值出錯處理 NOP 空操作 NOP 空操作 LJMP MIAN 重新復(fù)位啟動 END********************************************************************PROC X3600 ；為了計算時間差乘以3600，分別把被乘數(shù)（時間差）和乘數(shù)（3600） 送到4DH~4FH和5DH~5FH中。End bloclk scxz。=datadataa。End if39。End block sjjc。139。139。Process(clkb) isBeginIf rising_edge(clkb) thenClb=not clb。 仿真觀測輸出用Clkbc=clkb。039。Signal clra:std_logic。loadac:out std_logic。 clka:in std_logic。經(jīng)過多次測試，采用這種方式獲得了比較好的效果。為了實現(xiàn)第（2）點的功能，應(yīng)該要產(chǎn)生：①計數(shù)器清零信號；②計數(shù)器使能信號；③其他控制信號的邏輯電路。單片機(jī)的P0 、 、相位差的19 bit二進(jìn)制數(shù)據(jù)，并在單片機(jī)內(nèi)部完成對這19 bit二進(jìn)制數(shù)據(jù)的處理及相關(guān)運(yùn)算。將數(shù)據(jù)采集交FPGA完成，可以準(zhǔn)確地采集到兩個同頻率正弦信號的相位差所對應(yīng)的時間差以及信號的周期，從而提高了系統(tǒng)的可靠性。s。 = 10 MHz的時鐘脈沖作為時標(biāo)信號。MCU從FPGA獲取數(shù)據(jù)，并經(jīng)過CPU計算、轉(zhuǎn)換等有關(guān)處理后，得到信號的頻率和相位差并送進(jìn)LED數(shù)碼管顯示.待測信號1待測信號2AT89C51FPGA顯 示 器整 形 電路整 形 電路 圖22以MUC和FPGA相結(jié)合的實現(xiàn)方案框圖因為設(shè)計任務(wù)要求，相位差測量絕對誤差△?≤2176。=T?: ? (21)由此可以推導(dǎo)得到 (22) 式(22)說明，相位差?與T?有著一一對應(yīng)關(guān)系，可以通過測量時間差T?及信號周期T，計算得到相位差?相位差的測量本質(zhì)是時間差T?及信號周期T的測量。（4）相位測量絕對誤差≤2186。system software are given. The practice shows LhaL Lhe phase measuringinstrument is good in performance and it has been successfully used in Lhe contest oI39。 東華理工大學(xué)長江學(xué)院畢業(yè)設(shè)計（論文） 中 文 題：基于MCU和FPGA的數(shù)字式相位測量儀的設(shè)計 英 文 題：Design of Digital Phase Measuring Instrument Based on MCU and FPGA二零零九年六月東華理工大學(xué)長江學(xué)院畢業(yè)設(shè)計（論文） 扉頁 EAST CHINA INSTITUTE OF TECHNOLOGYCHANGJIANG INSTITUTEGRADUATION PROJECT (PAPER)TITLE: Design of Digital Phase Measuring Instrument Based on MCU and FPGASPECIALIZED: Electronic and Information EngineeringCLASS AND GRADE: 053143 STUDENT NUMBER: 05314321 STUDENT NAME: Zhang yali INSTRUCTS TEACHER: Gao Langqin DATE: 20096東華理工大學(xué)長江學(xué)院畢業(yè)設(shè)計（論文） Abstract III東華理工大學(xué)長江學(xué)院畢業(yè)設(shè)計（論文） 摘要 摘 要該設(shè)計采用單片機(jī)與FPGA相結(jié)合的電路實現(xiàn)方案，很好地發(fā)揮了FPGA運(yùn)算速度快、資源豐富、編程方便的特點，并利用了單片機(jī)較強(qiáng)的運(yùn)算、控制功能，使得整個系統(tǒng)模塊化、硬件電路簡單、使用操作方便。 hardware and software are mainly introduced in Lhe paper. The detailed hardware circuits and main program oI39。（3）允許兩路輸入正弦信號峰一峰值可分別在1～5V范圍內(nèi)變化。不妨令被測信號周期為T，相位差為?，相位差?對應(yīng)的時間差是Т?則有比例關(guān)系式 T: 360 186。而且，在同一個單片機(jī)應(yīng)用系統(tǒng)中實現(xiàn)頻率和相位差的測量，設(shè)計程序也相當(dāng)復(fù)雜 2. 2 以MCU與FPGA相結(jié)合的實現(xiàn)方案設(shè)計思路：如圖21所示：讓FPGA實現(xiàn)數(shù)據(jù)的采集，即將待測信號的頻率f 、兩路輸入信號的相位差所對應(yīng)的時間差T?分別轉(zhuǎn)換為二進(jìn)制數(shù)據(jù)，供MCU讀取使用。s，即頻率f。另一種是兩個被測信號的相位差對應(yīng)的時間差Т?(單位也是0. 1 181。這種方案發(fā)揮了單片機(jī)控制運(yùn)算能力強(qiáng)的特點，同時也充分的利用了FPGA數(shù)據(jù)采樣速度快、資源豐富的有點。輸入電路和FPGA時間差測量電路如圖4所示，F(xiàn)PGA周期測量電路與FPGA時間差測量電路相似 MCU電路部分這部分電路由單片機(jī)、晶振電路、按鍵電路、顯示模塊等組成。由前面的分析可知，datab和dataa都是19bit的二進(jìn)制數(shù)據(jù)。 MCU控制FPGA各程序流程圖單片機(jī)主程序流程圖如圖所示：開始初始化從FPGA讀A信號周期和AB信號下降沿時間差計算A信號頻率和AB信號相位差送數(shù)據(jù)顯示圖42單片機(jī)主程序流程圖單片機(jī)在獲取FPGA 的數(shù)據(jù)時，開始的是一般的讀取指令MOV指令，分別從單片機(jī)的P0口、P2口和P1口的低3位讀入數(shù)據(jù)，組合為一個19為的二進(jìn)制數(shù)據(jù)，、。use entity test2 is port(dsel:in std_logic。enac:out std_logic。Signal da:std_logicvector(10 dwnto 0)。:ElseTemp:=temp+1:Cl:=39。Clkac=clka。 仿真觀測輸出用End process。 thenClra=39。時間檢測模塊Sjjc:block isBeginProcess()isBeginIf clra=39。 仿真觀測輸出用End process。Process(loada)is 提高周期數(shù)據(jù)進(jìn)程BeginIf rosing_efge(loada) thenDataa=da。039。End process。NBYTES X M BYTES=N+M BYTES HERE N=3。SWAP A ANL A,30FH NOP 3R0,A INC R0 MOV A,B SWAP A ANL A,0FH MOV R0,A DEC R1 INC R0 DJNZ R7,LOOPO RET NOP 。 。C=0MOV A,ADASUBB A,R2MOV AD3,A 。這次畢業(yè)設(shè)計是在高浪琴老師的指導(dǎo)下完成的，MCU和FPGA的數(shù)字式相位測量儀的設(shè)計與制作在這里我要感謝幫助我的高老師，從課題的分析，資料的查詢，設(shè)計的進(jìn)展到畢業(yè)論文的撰寫都包含著高老師對我辛勤、耐心的指導(dǎo)和幫助，使我能夠完成這次的畢業(yè)設(shè)計！高老師在數(shù)字設(shè)計領(lǐng)域的專長、在治學(xué)上的認(rèn)真嚴(yán)謹(jǐn)態(tài)度給我留下深刻的印象，是我學(xué)習(xí)的榜樣，再一次誠摯的感謝導(dǎo)師對我的幫助！同時還要感謝幫助過我的同學(xué)王曦祥在制作論文過程中給予我的幫助！感謝大學(xué)四年中教授我知識的所有老師！感謝大學(xué)來四年中在生活學(xué)習(xí)上幫助過我的老師、同學(xué)！東華理工大學(xué)長江學(xué)院畢業(yè)設(shè)計（論文） 參考文獻(xiàn) 東華理工大學(xué)長江學(xué)院畢業(yè)設(shè)計（論文） 參考文獻(xiàn) 參考文獻(xiàn)1 Altera Digital Library[M].，Altera .2 Altera公司，Data Book 2000 0:1502043 22 Altera公司，Max+PlusII Getting Started o:561354 盧毅，VHDL與數(shù)字電路設(shè)計[M].北京:科學(xué)出版社，2001.5 孫涵芳，.Intel 16位單片機(jī)[M].北京:北京航空航天大學(xué)出版社，1999.6 樓然苗，李光飛18