【正文】 SUBB A,R1 MOV R0,A DEC R0DEC R1東華理工大學(xué)長(zhǎng)江學(xué)院畢業(yè)設(shè)計(jì)（論文） 結(jié)束語(yǔ) 結(jié)束語(yǔ)本文介紹的數(shù)字式相位測(cè)量?jī)x，從功能角度來(lái)看，相位測(cè)量?jī)x要完成信號(hào)頻率測(cè)量和相位差的測(cè)量。被除數(shù)的字節(jié)數(shù)為6 AD0=06HMOV 31H,03H ?？詹僮? LJMP MIAN 。M=3。東華理工大學(xué)長(zhǎng)江學(xué)院畢業(yè)設(shè)計(jì)（論文） 參考文獻(xiàn) 東華理工大學(xué)長(zhǎng)江學(xué)院畢業(yè)設(shè)計(jì)（論文） 匯編語(yǔ)言源程序 MCU的匯編語(yǔ)言程序設(shè)計(jì)及源程序SZXWY,ASM用匯編語(yǔ)言編寫單片機(jī)程序源程序如下：DATAH EQU 40h 。139。 仿真觀測(cè)輸出用End process。event anf clb=39。139。039。Clbc=clb: 仿真觀測(cè)輸出用End process。 End if。Clkfc=clkf。Signal loada:std_logic。End entuty szxwy。clkac:out std_logicdataac:out std_logic_vector(18 downto 0)。單片機(jī)從FPGA讀取信息后，需要將信號(hào)送到輸出端顯示出來(lái)。顯然，該二選一的數(shù)據(jù)選擇器的選擇信號(hào)應(yīng)該是來(lái)自FPGA與MUC之間的握手信號(hào)（fen和dsel），這就表明FPGA的工作受控于MCU。MCU與FPGA的握手信號(hào)為FEN,DSEL，分別接在P1. 。這種方案的框圖如圖32所示 硬件電路分為以下三部分： 輸入電路部分 輸人電路就是被測(cè)信號(hào)的整形電路，其任務(wù)是把任意波形(一般是正弦波)變換成矩形波。實(shí)際上DSEL和FEN是MCU發(fā)給FPCA的控制信號(hào)，以便通過(guò)19根I/0線分時(shí)傳送兩個(gè)19 bit數(shù)據(jù)。= 10 MHz后，就可以確定FPCA采用的二進(jìn)制數(shù)據(jù)的位數(shù)。: Т?=360176。. 因此,在進(jìn)行電子系統(tǒng)設(shè)計(jì)時(shí),用MCU實(shí)現(xiàn)系統(tǒng)功能,FPGA完成系統(tǒng)指示。（6）相位差數(shù)字顯示，相位差讀數(shù)為0～359. 9186。or national students.Keywords: MCU； Design strategy； Phase measuring instrument東華理工大學(xué)長(zhǎng)江學(xué)院畢業(yè)設(shè)計(jì)（論文） 緒論 東華理工大學(xué)長(zhǎng)江學(xué)院畢業(yè)設(shè)計(jì)（論文） 目錄 目 錄1緒論 1 1 本系統(tǒng)的簡(jiǎn)單介紹 1 12總體設(shè)計(jì)方案論證 22. 1以MCU為核心的實(shí)現(xiàn)方案 22. 2以MCU與FPGA相結(jié)合的實(shí)現(xiàn)方案 43系統(tǒng)硬件設(shè)計(jì) 5 系統(tǒng)硬件電路總圖 53. 2系統(tǒng)硬件電路原理說(shuō)明 5 6 FPGA電路部分 6 MCU電路部分 64系統(tǒng)軟件設(shè)計(jì) 74. 1軟件設(shè)計(jì)要完成的任務(wù) 7 FPGA部分的軟件設(shè)計(jì) 7 FPGA要完成的任務(wù) 74. 3 MCU部分的軟件設(shè)計(jì) 8 MCU控制FPGA的電路框圖 8 MCU控制FPGA的軟件設(shè)計(jì)思路 8 MCU控制FPGA各程序流程圖 84. 4 MCU控制顯示模塊的軟件設(shè)計(jì) 11 11 11 125程序 13 FPGA的VHDL源程序 13 單片機(jī)的匯編語(yǔ)言設(shè)計(jì)及源程序 17結(jié)束語(yǔ) 28致謝 29參考文獻(xiàn) 30東華理工大學(xué)長(zhǎng)江學(xué)院畢業(yè)設(shè)計(jì)（論文） 緒論 311 緒 論 課題背景及研究意義隨著科學(xué)技術(shù)的突飛猛進(jìn)的發(fā)展，電子技術(shù)廣泛的應(yīng)用于工業(yè)、農(nóng)業(yè)、交通運(yùn)輸、航空航天、國(guó)防建設(shè)等國(guó)民經(jīng)濟(jì)的諸多領(lǐng)域中，而電子測(cè)量技術(shù)又是電子技術(shù)中進(jìn)行信息檢測(cè)的重要手段，在現(xiàn)代科學(xué)技術(shù)中占有舉足輕重的作用和地位。實(shí)踐表明，該相位測(cè)量?jī)x具有較好的性能。 MCU are adopted, Lhus Lhe system is modularized,Lhe hardware is simple and Lhe operation is easy. The demonstration oI39。 本系統(tǒng)的簡(jiǎn)單介紹 系統(tǒng)設(shè)計(jì)基本要求（1）被測(cè)信號(hào)頻率范圍是20Hz～20 kHz。設(shè)計(jì)一個(gè)數(shù)字式相位測(cè)量?jī)x，如圖11所示 東華理工大學(xué)長(zhǎng)江學(xué)院畢業(yè)設(shè)計(jì)（論文） 系統(tǒng)軟件設(shè)計(jì) 相位測(cè)量數(shù)字顯示A輸入東華理工大學(xué)長(zhǎng)江學(xué)院畢業(yè)設(shè)計(jì)（論文） 總體設(shè)計(jì)方案論證 B輸入東華理工大學(xué)長(zhǎng)江學(xué)院畢業(yè)設(shè)計(jì)（論文） 系統(tǒng)硬件設(shè)計(jì) 圖11 相位測(cè)量?jī)x示意圖東華理工大學(xué)長(zhǎng)江學(xué)院畢業(yè)設(shè)計(jì)（論文） 總體設(shè)計(jì)方案論證 2 總體設(shè)計(jì)方案論證從功能角度來(lái)看，數(shù)字式相位測(cè)量?jī)x(以后簡(jiǎn)稱測(cè)量?jī)x)需要完成正弦信號(hào)的頻率測(cè)量，以及兩個(gè)同頻正弦信號(hào)相位差的測(cè)量。s，由此而產(chǎn)生由此而產(chǎn)生的相位絕對(duì)誤差為7. 2176。s 這就是說(shuō)，F(xiàn)PCA在采集相位差對(duì)應(yīng)的時(shí)間差Т?時(shí)，至少要能分辯出0. 278 181。 219=524 288,所以有 218500 000219則FPGA的二進(jìn)制數(shù)據(jù)位數(shù)確定為19bit MCU從FPCA要獲得兩種數(shù)據(jù)，這兩種數(shù)據(jù)都是19 bit無(wú)符號(hào)二進(jìn)制數(shù)，一種是被測(cè)信號(hào)周期T對(duì)應(yīng)的二進(jìn)制數(shù)據(jù)(單位是0. 1181。另外，由于送LED數(shù)碼管顯示的數(shù)據(jù)有相位差和頻率兩種，所以，應(yīng)設(shè)置一個(gè)按鍵開(kāi)關(guān)，以便實(shí)現(xiàn)顯示內(nèi)容的切換。 EPC1441是OTP（ one time program )型串行PROM，采用PDIP8封裝，有440 800 x 1位，3. 3 V/5 V供電。 （1）對(duì)輸入的40MHz始終脈沖clk進(jìn)行4分頻，得到系統(tǒng)所需要的10MHz時(shí)標(biāo)信號(hào)clkf。設(shè)置pre為輸出斷口信號(hào)，當(dāng)pre=1時(shí)表示clka超前clkb；當(dāng)pre=0時(shí)表示clka滯后clkb。其VHDL源程序代碼入下； Phase measuring meter VHDL,programLibrary ieee。dac:out std_logic_vector(18 downto 0)。Signal datab:std_logicvector(10 dwnto 0)。 Begin If rising_edge(clk)then If temp=3 then Temp:=0 cl:=39。Signal cla:std_logic。 仿真觀測(cè)輸出用 Enac=ena。 and cla=39。 仿真觀測(cè)輸出用End process。End if。End if:Darabc=darab。139。End case。低位 MOV 4EH,96H MOV 4DH,98H MOV 4CH,00H MOV 4BH,0H MOV 4AH,0H RET NOP PC值出錯(cuò)處理 NOP ?？詹僮? NOP 。PC值出錯(cuò)處理NOP ；空操作NOP ；空操作 LJMP MIAN ；重新復(fù)位起動(dòng) END************************************************************************PROC DELAY2 ；軟件延時(shí)子程序2DELAY2: MOV R6,64HDELAY21: MOV R7,250 DJNZ R6,DFLAY21 RETNOP 。R3=18H=24DCLR 0F0H 。東華理工大學(xué)長(zhǎng)江學(xué)院畢業(yè)設(shè)計(jì)（論文） 致謝 致 謝經(jīng)過(guò)一學(xué)期的努力，我的畢業(yè)設(shè)計(jì)任務(wù)到了最后階段。北京：人民郵電出版社，200515 張凱等編著，MCS51單片機(jī)綜合系統(tǒng)及其設(shè)計(jì)開(kāi)發(fā)北京：北京航空航天大學(xué)出版社，20037 袁慰平，孫志忠，吳宏偉，[M].南京:東南大學(xué)出版社，2000.8 朱宇光編著，單片機(jī)應(yīng)用新技術(shù)教程N(yùn)O SIGN N BYTES MINUSE N BYTES MOV RO,ADA 。(4A,4B,4C,4D,4E,4FH)/(5D,5E,5FH)=(4D,4E,4FH) MOV 30H,06H 。空操作 NOP 。N BYTES X M BYTES=N+M BYTES HERE N=3。End architecure art。When39。Dataac=dataa。數(shù)據(jù)鎖存模塊Sjsc:block isBeginProcess(clb) is 時(shí)間差數(shù)據(jù)進(jìn)程BeginIf clb39。thenDa=000000000000000Slsif rising_edge(clkf) thenIf ena=39。ElseClra=39。End if。 仿真觀測(cè)輸出用Process(clka)is Begin If rising_edge(clka) then Cla=not cla。End if:End if:Clke=cl。Signal ena:std_logic。data:out std_logic_vector(18 downto 0))。 clkb:in std_logic En,resl:in std_logic Clkac,clkabc:out std_logic。單片機(jī)讀取FPGA數(shù)據(jù)的流程圖如圖所示：選通A信號(hào)周期時(shí)間 打開(kāi)門 FPGA釋放數(shù)據(jù)P0、PP2分別讀據(jù)并存入周期數(shù)據(jù)緩沖區(qū)關(guān)門 FPGA禁止釋放數(shù)據(jù)選通AB信號(hào)時(shí)間差 打開(kāi)門FPGA釋放數(shù)據(jù)P0、PP2分別讀據(jù)并存入時(shí)間差數(shù)據(jù)緩沖區(qū)關(guān)門