【正文】 連線的傳輸延遲也相應的有很多種。查找表有四個數據輸入端口，分別為DATAA、DATAB、DATAC、DATAD，由于經不同端口輸入的傳輸延遲差別很大，那么選擇哪個端口作為輸入端非常重要，端口的選擇將直接影響到延遲單元的延遲時間大小及線性，進而影響測量分辨率和精度。在FPGA中由于延遲單元是由兩部分即LCELL和邏輯單元間連線構成的，所以延遲單元的延遲特性取決于這兩部分的延遲特性。通過配置查找表來構成延遲基本單元 (LCELL)，信號由數據端DATAD端口輸入，經查找表后從COMBOUT輸出，這一傳輸路徑構成一個LCELL。如圖 3. 2 所示，Altera 公司的 Cyclone II 系列 FPGA 的邏輯單元(LE)由一個 LUT 加一個寄存器組成的，在大多數 FPGA中，由16個邏輯單元構成一個邏輯陣列，每個芯片內都有許多個邏輯陣列。 針對這個問題，本節(jié)在 FPGA 芯片中對延遲單元進行研究基礎上，在從理論分析上說明了差分延遲的優(yōu)越性——分辨率高以及節(jié)約硬件資源，對常用的細測量方法進行了仿真實驗，證明在 FPGA中實現差分延遲內插法的可行性。延遲時間內插技術是采用延遲單元對時間間隔進行量化。1個時鐘誤差，所以實際中往往用直接計數法結合延遲時間內插法進行時間間隔的測量，直接計數法對時間間隔進行粗測量，延遲時間內插技術用來對時鐘與事件信號不同步的部分進行測量，克服單一的直接計數法所存在的 177。示波器和邏輯分析儀(LA,Logic Analyzer)是邏輯設計的主要調試工具。⑦ 板級仿真與驗證 在有些高速設計情況下還需要使用第二方的板級驗證工具進行仿真和驗證。三個不同階段仿真的區(qū)別：功能仿真的主要且的在于驗證語言設計的電路結構和功 能是否和設計意圖相符；綜合后仿真的主要且的在于驗證綜合后的電路結構是否與設計 意圖相符，是否存在歧義綜合結果；布局布線后仿真，即時序仿真的主要且的在于驗證 是否存在時序違規(guī)。⑥ 時序仿真及驗證 將布局布線的時延信息反標注到設計網表中，所進行的仿真就叫做時序仿真或者布局布線后仿真，簡稱后仿真。在實現過程中最主要的過程是布局布線(PAR，Place And Route)所謂布局是指 將邏輯網表中的硬件原語或者底層單元合理地適配到FPGA結構內部的固有硬件結構上。⑤ 實現與布局布線綜合結果的本質是一些由與、或、非門，觸發(fā)器，RAM等基本邏輯單元組成的邏 輯網表，與芯片實際的配置情況還有較大差距。④ 綜合后仿真 綜合完成后需要檢查綜合結果是否與原設計一致，做綜合后仿真。通過仿真能及時發(fā)現設計中的錯誤，加快設計速度，提高設計的可靠性。② 功能仿真 電路設計完成后，要用專用工具對設計進行功能仿真，驗證電路功能是否符合設計要求。常用的設計輸入方法有硬件描述語言(HDL)和原理圖設計輸入方法等。(3)FPGA的設計流程一般來說，完整的 FPGA 設計流程包括電路設計輸入(Design Entry)、功能仿真、綜 合優(yōu)化、綜合后仿真、布線后仿真與驗證、板級仿真驗證與調試等主要步驟[20]。VHDL發(fā)展的較早，語法嚴格，而Verilog HDL是在 C語言的基礎上發(fā)展起來的一種硬件描述語言，語法較自由?，F在，VHDL和Verilog作為IEEE的工業(yè)標準硬件描述語言，又得到眾多EDA公司的支持，在電子工程領域，已成為事實上的通用硬件描述語言[19]。此后VHDL在電子設計領域得到了廣泛的應用，并逐步取代了原有的非標準的硬件描述語言。1987年底，VHDL被IEEE和美國國防部確認為標準硬件描述語言。現在Cadence對于Gateway公司的Verilog 和VerilogXL模擬器擁有全部的財產權。由于Verilog HDL語言從C語言發(fā)展而來的，因而它的應用也十分廣泛。1989年，Candence公司收購了GDA公司，Verilog HDL語言從此成為Candence公司EDA設計環(huán)境中的硬件描述語言。Design Verilog HDL語言最早是由GDA公司設計師PhilMoorby在1983年開發(fā)出來的。在這些硬件描述語言中，有些硬件描述語言已經成為 IEEE標準，但是大多數的硬件描述語言還僅僅是一種工業(yè)標準。支持 Altera的片上可編程系統(tǒng)(SOPC)開發(fā)，集系統(tǒng)級設計、嵌入式軟件開發(fā)、可編程邏輯設計于一體，是一種綜合性的開發(fā)平臺[16]。對第二方 EDA工具的良好支持也使用戶可以在設計流程的各個階段使用熟悉的第二方 EDA工具。II GX FPGA。最新版支持 Altera新近發(fā)布的Stratix174。 FPGA 設計基礎(1) 開發(fā)平臺本文時間間隔測量的研究是基于Altera公司的FPGA，使用的開發(fā)軟件QuartusII是 Altera公司開發(fā)的綜合性 PLD開發(fā)軟件[15]，這款軟件不但支持MAX器件和MAX II系列 CPLD，也支持最新的 FPGA器件，如 Cyclone，Cyclone II，Cyclone III和Stratix等大規(guī)模 FPGA器件。FPGA的基本組成部分有可編程輸入/輸出單元、基本可編程邏輯單元、嵌入式塊 RAM、豐富的布線資源、底層嵌入功能單元和內嵌專用硬核等，如圖 。本論文采用的是FPGA芯片。隨后，出現了一種結構上稍復雜的可編程芯片，即可編程邏輯器件 (PLD)，它的應用和發(fā)展不僅簡化了電路設計，降低了開發(fā)成本，提高了系統(tǒng)的可靠性，而且給數字系統(tǒng)的設計帶來了革命性的變化。早期的可編程邏輯器件主要包括可編程只讀存貯器(PROM、紫外線可擦除只讀存貯 器(EPROM)和電可擦除只讀存貯器(EEPROM)三種。 FPGA 的發(fā)展可編程邏輯器件是大規(guī)模集成電路技術發(fā)展的產物，是一種半定制的集成電路，結合計算機軟件可以快速、方便地構建數字系統(tǒng)。這種方法在時頻測控領域有著廣泛的用途，可應用于激光定位系統(tǒng)、數字集成電路動態(tài)參數的檢測裝置等高精度測量。現場可編程門陣列(FPGA)及復雜可編程邏輯器件(CPLD)的出現，讓方便快捷的實 現時間間隔測量成為可能。今天的可編程邏輯 器件已經發(fā)展為可以完成超大規(guī)模的復雜組合邏輯與時序邏輯的復雜可編程器件(CPLD)和現場可編程邏輯門陣列(FPGA)。硬件工程師希望 有一種更靈活的設計方法，這種靈活的方法可以根據需要，在實驗室就能設計，可以隨時更改大規(guī)模數字邏輯，隨時研制自己的 ASIC并馬上投入使用，這是提出可編程邏輯 器件的思想。ASIC的出現降低了產品的生產成本，提高了系統(tǒng)的可靠性，縮小了設計的物理尺寸，推動了社會的數字化進程?；谘舆t時間內插的時間間隔測量法在可編程 邏輯設計的基礎上得到了很好的實現和應用，近年來，在可編程邏輯器件(FPGA)單片上實現時間間隔測量已有大量成功的例子，同時，可編程邏輯器件(FPGA)與 ASIC相比，具有開發(fā)周期短，靈活性強的特點，因此通過編程在FPGA中實現高精度時間間隔測量具有深遠的意義[11]。3 基于 FPGA 的時間內插法的研究微電子技術的飛速發(fā)展，給時間間隔測量帶來了新的革命，尤其是可編程邏輯設計技術的出現。采用這種差分延遲線結構，最終系統(tǒng)分辨率為： τ = τ1 –τ2 ()其中τ1 略大于τ 2 。差分延遲線結構是由兩組延遲單元構成，其中一組延遲單元的延遲時間為τ1，另一組延遲單元的延遲時間為τ2，每一對延遲單元之間搭配一個觸發(fā)器。由于這個原因，兩路信號經過各自的量化延遲電 路過程中，在某一時刻會出現理論上的重合點C。目前，延遲內插技術是提高測時分辨率的主要技術，是如今國內外微電子和電子測量領域的研究熱點，研究方向主要有延遲單元的設計工藝、延遲單元延遲的非均勻性評估及非均勻性的補償和誤差修正等。延遲內插技術就是通過延遲單元滯延了被測時間間隔的流逝過程，通過延遲鏈中位于不同空間位置的延遲單元來表征時間間隔的細微量化。在延遲內插技術中，由許多延遲相等的延遲單元級聯在一起形成一個延遲鏈。延遲時間內插技術是通過延遲單元，將一個時鐘周期內的時間間隔進一步量化，這種延遲內插技術又為量化時延法。結束信號為時基信號。在數字移相的具體電路中，如果延遲時間選擇合適，采用多少級延遲，就可以有多少個同頻時鐘。所謂移相是指對于兩路同頻信號T，以其中一路為參考信號，另一路相對于該參考信號做超前或滯后的移動形成相位差。測量精度主要依賴于延遲鏈的穩(wěn)定度，測量范圍有限。游標法優(yōu)點在于能準確地測出少于一個延遲單元的時間，使得測量精度得以提高。圖 游標法測量原理示意圖理論上游標法能夠同時實現高分辨率和大量程測量，但是由于設計上的困難，其分辨率往往只能在較短的時間內保持。此時周期為T1的振蕩器計數表示的時間和周期為T2的振蕩器計數 表示的時間之差就是被測的時間間隔信號。游標法的測量原理()是依靠兩個可啟動振蕩器來實現的，在時間間隔的開始時刻開啟一個周期為T1的振蕩器，在結束時刻開啟另一個周期為T2的振蕩器，而且T1稍大T2。由于充放電過程中電壓隨時間的變化率不同，這 種測量方法又稱雙斜式時間內插，測量精度與充放電電容的穩(wěn)定性有很大關系。在具體電路實現中，采用兩個標準恒流源，兩 個電流源的電流值相差很大，分別作為充放電電流，通過電容充放電過程實現微小時間 間隔測量。式 是一個 RC充放電電路中電容兩端電壓的表達式。在時間內插技術中，為了獲取小于時基周期的測時分辨率，可先將時間間隔轉換為其它模擬量，再轉換為數字量，這種方法又稱時間幅度轉換技術。圖 時間內插原理示意圖在一些情況下，時間內插測量對象是事件信號上升沿與前面時基上升沿之間的時間 間隔，時基信號周期是已知的固定值時，就算對兩種不同測量對象進行測量也可以達到同樣的內插效果。通過時間內插，可以將T0和T1這些小于時基周期的微小時間間隔進一步量化?，F代CMOS工藝的門延遲在100ps的量級，因此時間測量的精度就可以提高到100ps量級。 內插基礎在時間內插技術中，延遲線技術最為基礎。早期的時間內插是采用抽頭同軸電纜來實現的，由于電纜體積太大，很難實現一致性很好的精確時間延遲，電纜延遲線逐漸被淘汰。 時間內插法在時間間隔的測量過程中，直接計數法的分辨率遠遠不能滿足測量要求，人們不斷探索的其它方法的過程中發(fā)現，時間內插方法是提高時間分辨率的有效方法。計數器的位寬決定脈沖計數法的測量范圍(即量程)，計數器的寬度每增加一位，測量范圍就能夠擴大一倍?？己擞嫈灯魉俣鹊膮凳亲畲笥嫈殿l率，當計數器的時鐘信號頻率高于最大計數頻率時，計數器將無法正常工作。目前，獲取高頻的時基信號已經不是難題，將鎖相環(huán)(PLL)技術結合高穩(wěn)定度晶體振蕩器就可以產生高穩(wěn)定度的高頻時基信號。直接計數法的測量原理是基于同量綱物理量的比對，即用時基信號去填充被測時間間隔，通過對時基信號的脈沖計數來量化被測時間間隔。直接計數法是基于脈沖的一種計數測量方法，又稱為脈沖計數法。隨著時間間隔測量精度要求的不斷提高，抖動成為了主要的誤差來源[8]。(2) 非線性：由于?！獢缔D換過程中恒流源的不穩(wěn)定性和延遲線電長度的不均勻性， 非線性必然存在。通常用 LSB(Least Significant Bit)表示。由于閃爍噪聲對頻率源的影響，經典方差在表征頻率穩(wěn)定度上有嚴重的缺陷，因此頻率穩(wěn)定度的數學表征目前一致采用的是Allan方 差(阿侖方差)。其時域描述為：單位時 間間隔內頻率平均值的隨機起伏程度。 頻率穩(wěn)定度頻率穩(wěn)定度是衡量頻率源的一項最重要的指標，是頻率源所給頻率值不穩(wěn)定成份的 定量描述。鑒于以上因素的影響，在實際測量時，一般要求參考標準的準確度要比被測標準頻率高一個數量級，設備測量誤差要比被測標準準確度小一個數量級或少1/3。(2)被測標準的穩(wěn)定度。目前能夠作為這種參考的頻率源有：銫束頻標、氫激射器頻標、無線電標準時間和頻率廣播信號，以及任何一個準確度已知的頻率源。當確定了一個頻率源的準確度時，除初始頻率標準外，都需要有一個可以作為“參 考”的頻率標準。時間間隔直接測量方法主要有直接計數法和延遲時間內插法，間接測量方法主要有時間電壓變換(TDC)、游標時間內插法和脈沖寬度壓縮時間內插法[7]。對物理量的直接測量，實際上是一個比對過程。(3) 設計了基于FPGA的時間間隔測量模塊，最終設計的時間間隔測量模塊的精度可達到200ps。本文創(chuàng)新點如下：(1) 提出了用FPGA實現精密時間間隔測量代替高精度時間間隔計數器。 論文主要研究內容本文在時間間隔測量的理論基礎上，對時間延遲內插法展開研究，由仿真結果得出了差分延遲內插法的優(yōu)越性，并在 FPGA 中實現了差分延遲，提出了集成于FPGA內的設計方案，在 FPGA 中實現了測量方案的模塊化設計，最后進行了整個系統(tǒng)的實驗測試。通過鎖相環(huán)對原始輸入時鐘信號 CLK 倍頻和移相后得到CLK0、CLKCLKCLK3，4個時鐘信號，頻率相同，相位依次相差45176。5）量化時延法利用器件本身的延時特性，使事