【文章內(nèi)容簡介】 振蕩器輸出 的頻率信號相位重合。此時周期為T1的振蕩器計數(shù)表示的時間和周期為T2的振蕩器計數(shù) 表示的時間之差就是被測的時間間隔信號。游標(biāo)法測量的高分辨率是由兩個可啟動振蕩器的高穩(wěn)定度與高可靠性保證的，但是在對較長時間的時間間隔測量中，這種方法比較實現(xiàn)。圖 游標(biāo)法測量原理示意圖理論上游標(biāo)法能夠同時實現(xiàn)高分辨率和大量程測量，但是由于設(shè)計上的困難，其分辨率往往只能在較短的時間內(nèi)保持。因此，游標(biāo)法通常結(jié)合插值法來測量，與模擬內(nèi)插法和時間幅度轉(zhuǎn)換法類似，先利用直接計數(shù)器進(jìn)行粗測，然后再采用游標(biāo)法進(jìn)行高分辨 率測量。游標(biāo)法優(yōu)點在于能準(zhǔn)確地測出少于一個延遲單元的時間，使得測量精度得以提高。 但隨著測量精度的提高，使用的器件數(shù)量將增多，測量誤差將增大。測量精度主要依賴于延遲鏈的穩(wěn)定度，測量范圍有限。 延遲內(nèi)插法延遲時間內(nèi)插技術(shù)，也稱時鐘移相法。所謂移相是指對于兩路同頻信號T，以其中一路為參考信號，另一路相對于該參考信號做超前或滯后的移動形成相位差。時鐘移相有許多種方法，其中數(shù)字移相可采用延遲實現(xiàn)，用延遲時間的長短來決定兩個時鐘信號間的相位差。在數(shù)字移相的具體電路中，如果延遲時間選擇合適，采用多少級延遲，就可以有多少個同頻時鐘。如果這些延遲單元的延遲相等，并且延遲總和等于時鐘周期T，那么測量分辨率就等于延遲單元的延遲τ，每個延遲單元輸出信號與輸入信號同頻，在相位上延遲了2πτ/T，觸發(fā)器為記錄裝置，Qi(0≤i≤N )為鎖存輸出，觸發(fā)器輸出為溫度計(thermometer)碼。，結(jié)束信號為時基信號。這種內(nèi)插技術(shù)轉(zhuǎn)換率較高，適用于實時測量系統(tǒng)。延遲時間內(nèi)插技術(shù)是通過延遲單元，將一個時鐘周期內(nèi)的時間間隔進(jìn)一步量化，這種延遲內(nèi)插技術(shù)又為量化時延法。圖 延遲內(nèi)插技術(shù)示意圖延遲單元的延遲特性決定了內(nèi)插測量的分辨率。在延遲內(nèi)插技術(shù)中，由許多延遲相等的延遲單元級聯(lián)在一起形成一個延遲鏈。由于時間具有單向流逝的特點，人們很難將逝去的時間間隔無失真地進(jìn)行再現(xiàn)。延遲內(nèi)插技術(shù)就是通過延遲單元滯延了被測時間間隔的流逝過程，通過延遲鏈中位于不同空間位置的延遲單元來表征時間間隔的細(xì)微量化。從某種意義上講，延遲內(nèi)插技術(shù)是通過空間來換取時間的一種技術(shù)手段。目前，延遲內(nèi)插技術(shù)是提高測時分辨率的主要技術(shù)，是如今國內(nèi)外微電子和電子測量領(lǐng)域的研究熱點，研究方向主要有延遲單元的設(shè)計工藝、延遲單元延遲的非均勻性評估及非均勻性的補(bǔ)償和誤差修正等。 差分延遲內(nèi)插法差分延遲內(nèi)插法將被測量時間間隔的開始信號和停止信號分別通過兩路延遲鏈，其 中開始信號通過的延遲鏈中每個延遲單元的量化延遲時間應(yīng)略大于停止信號通過的延 遲鏈中每個延遲單元的量化延遲時間。由于這個原因，兩路信號經(jīng)過各自的量化延遲電 路過程中，在某一時刻會出現(xiàn)理論上的重合點C。根據(jù)發(fā)生重合時所經(jīng)過的延遲級數(shù)可以計算出被測量的時間間隔。差分延遲線結(jié)構(gòu)是由兩組延遲單元構(gòu)成，其中一組延遲單元的延遲時間為τ1，另一組延遲單元的延遲時間為τ2，每一對延遲單元之間搭配一個觸發(fā)器。與基本延遲線結(jié)構(gòu)相同，延遲單元是電平觸發(fā)，而觸發(fā)器是邊沿觸發(fā)。采用這種差分延遲線結(jié)構(gòu)，最終系統(tǒng)分辨率為： τ = τ1 –τ2 ()其中τ1 略大于τ 2 。采用差分延遲得到的輸出結(jié)果，與基本延遲線結(jié)構(gòu)的結(jié)果相同，是一個類似于溫度計結(jié)構(gòu)的輸出，即一連串 1后加一連串 0，在 1和 0跳變時說明出現(xiàn)重合點。3 基于 FPGA 的時間內(nèi)插法的研究微電子技術(shù)的飛速發(fā)展，給時間間隔測量帶來了新的革命，尤其是可編程邏輯設(shè)計技術(shù)的出現(xiàn)。國內(nèi)外學(xué)者利用可編程邏輯設(shè)計技術(shù)，不斷的改進(jìn)測量方法，使對時間間隔的測量朝著高速率高精度的方向發(fā)展?；谘舆t時間內(nèi)插的時間間隔測量法在可編程 邏輯設(shè)計的基礎(chǔ)上得到了很好的實現(xiàn)和應(yīng)用，近年來，在可編程邏輯器件(FPGA)單片上實現(xiàn)時間間隔測量已有大量成功的例子，同時，可編程邏輯器件(FPGA)與 ASIC相比，具有開發(fā)周期短，靈活性強(qiáng)的特點，因此通過編程在FPGA中實現(xiàn)高精度時間間隔測量具有深遠(yuǎn)的意義[11]。 可編程邏輯器件簡述隨著微電子設(shè)計技術(shù)與工藝的迅猛發(fā)展，創(chuàng)造了數(shù)字化時代，數(shù)字集成電路不斷的 自我更新，它由電子管、晶體管、中小規(guī)模集成電路、超大規(guī)模集成電路(VLSIC)逐步發(fā)展到今天的有特定功能的專用集成電路(ASIC)。ASIC的出現(xiàn)降低了產(chǎn)品的生產(chǎn)成本，提高了系統(tǒng)的可靠性，縮小了設(shè)計的物理尺寸，推動了社會的數(shù)字化進(jìn)程。但是ASIC因其設(shè)計周期長，改版投資大，靈活性差等缺陷制約著它的應(yīng)用范圍。硬件工程師希望 有一種更靈活的設(shè)計方法，這種靈活的方法可以根據(jù)需要，在實驗室就能設(shè)計，可以隨時更改大規(guī)模數(shù)字邏輯，隨時研制自己的 ASIC并馬上投入使用，這是提出可編程邏輯 器件的思想?？删幊踢壿嬈骷S著微電子制造工藝的發(fā)展取得了很大的進(jìn)步。今天的可編程邏輯 器件已經(jīng)發(fā)展為可以完成超大規(guī)模的復(fù)雜組合邏輯與時序邏輯的復(fù)雜可編程器件(CPLD)和現(xiàn)場可編程邏輯門陣列(FPGA)。新一代的 FPGA 甚至集成了中央處理器(CPU)或(DSP)內(nèi)核，在一片F(xiàn)PGA上進(jìn)行軟硬件協(xié)同設(shè)計，為實現(xiàn)片上可編程系統(tǒng)(SOPC，System On Programmable Chip)提供了強(qiáng)大的硬件支持[12]?，F(xiàn)場可編程門陣列(FPGA)及復(fù)雜可編程邏輯器件(CPLD)的出現(xiàn)，讓方便快捷的實 現(xiàn)時間間隔測量成為可能?；赥DC的高精度時間間隔測量方法，就是利用信號在介質(zhì)中傳輸穩(wěn)定這一特點進(jìn)行設(shè)計的。這種方法在時頻測控領(lǐng)域有著廣泛的用途，可應(yīng)用于激光定位系統(tǒng)、數(shù)字集成電路動態(tài)參數(shù)的檢測裝置等高精度測量?；赥DC的高精度時間間隔測量系統(tǒng)與其它時頻測量系統(tǒng)相比具有電路結(jié)構(gòu)簡單、運算量少、體積小等優(yōu)點。 FPGA 的發(fā)展可編程邏輯器件是大規(guī)模集成電路技術(shù)發(fā)展的產(chǎn)物，是一種半定制的集成電路，結(jié)合計算機(jī)軟件可以快速、方便地構(gòu)建數(shù)字系統(tǒng)。廣義上講，可編程邏輯器件是指一切通過軟件手段更改、配置器件內(nèi)部連接結(jié)構(gòu)和邏輯單元，完成既定設(shè)計功能的數(shù)字集成電路。早期的可編程邏輯器件主要包括可編程只讀存貯器(PROM、紫外線可擦除只讀存貯 器(EPROM)和電可擦除只讀存貯器(EEPROM)三種。由于結(jié)構(gòu)的限制，它們只能完成簡 單的數(shù)字邏輯功能。隨后，出現(xiàn)了一種結(jié)構(gòu)上稍復(fù)雜的可編程芯片，即可編程邏輯器件 (PLD)，它的應(yīng)用和發(fā)展不僅簡化了電路設(shè)計，降低了開發(fā)成本，提高了系統(tǒng)的可靠性，而且給數(shù)字系統(tǒng)的設(shè)計帶來了革命性的變化。目前常用的可編程邏輯器件主要有簡單的 邏輯陣列(PAL/GAL)、復(fù)雜可編程邏輯器件(CPLD)和現(xiàn)場可編程邏輯陣列(FPGA)等三大類[13]。本論文采用的是FPGA芯片。 FPGA 的結(jié)構(gòu)及工作原理FPGA是在CPLD的基礎(chǔ)上發(fā)展起來的新型高性能可編程邏輯器件，它一般采用SRAM 工藝，也有一些專用器件采用Flash工藝或反熔線(AntiFuse)工藝[14]。FPGA的基本組成部分有可編程輸入/輸出單元、基本可編程邏輯單元、嵌入式塊 RAM、豐富的布線資源、底層嵌入功能單元和內(nèi)嵌專用硬核等，如圖 。圖 簡化的 FPGA 結(jié)構(gòu)原理圖本論文選取的是 Altera公司的 FPGA芯片，因此下面主要以 Altera公司的 FPGA芯片為例介紹 FPGA 的基本結(jié)構(gòu)和工作原理。 FPGA 設(shè)計基礎(chǔ)(1) 開發(fā)平臺本文時間間隔測量的研究是基于Altera公司的FPGA，使用的開發(fā)軟件QuartusII是 Altera公司開發(fā)的綜合性 PLD開發(fā)軟件[15]，這款軟件不但支持MAX器件和MAX II系列 CPLD，也支持最新的 FPGA器件，如 Cyclone，Cyclone II，Cyclone III和Stratix等大規(guī)模 FPGA器件。Altera公司于2009年發(fā)布的Quartus II HardCopy ASIC 系列產(chǎn)品，可以完成 Altera CPLD、FPGA和 HardCopy ASIC全系列產(chǎn)品的開發(fā)。最新版支持 Altera新近發(fā)布的Stratix174。IV GT和Arria174。II GX FPGA。包含 LPM/MegaFunction宏功能模塊庫，使用戶可以充分利用成熟的模塊，簡化了設(shè)計的復(fù)雜性、加快了設(shè)計速度。對第二方 EDA工具的良好支持也使用戶可以在設(shè)計流程的各個階段使用熟悉的第二方 EDA工具。另外，Quartus II通過和 DSP Builder工具與 Matlab/Simulink相結(jié)合，可以方便地實 現(xiàn)各種 DSP應(yīng)用系統(tǒng)。支持 Altera的片上可編程系統(tǒng)(SOPC)開發(fā)，集系統(tǒng)級設(shè)計、嵌入式軟件開發(fā)、可編程邏輯設(shè)計于一體，是一種綜合性的開發(fā)平臺[16]。(2) FPGA 的開發(fā)語言目前，國內(nèi)外硬件描述語言的種類十分繁多，各大EDA公司、科研單位甚至高等學(xué)校都擁有自己的硬件描述語言。在這些硬件描述語言中，有些硬件描述語言已經(jīng)成為 IEEE標(biāo)準(zhǔn)，但是大多數(shù)的硬件描述語言還僅僅是一種工業(yè)標(biāo)準(zhǔn)。目前在我國廣泛應(yīng)用的硬件描述語言主要有：ABEL語言、AHDL語言、VerilogHDL語言和VHDL語言，其中 VerilogHDL語言和 VHDL語言最為流行。Design Verilog HDL語言最早是由GDA公司設(shè)計師PhilMoorby在1983年開發(fā)出來的。PhilMoorby成功設(shè)計了VerilogXL仿真器并于1986年提出了快速門級仿真的XL算法，這使得Verilog HDL語言變得更加豐富和完善。1989年，Candence公司收購了GDA公司，Verilog HDL語言從此成為Candence公司EDA設(shè)計環(huán)境中的硬件描述語言。1990年，Candence公司公開發(fā)表了Verilog HDL語言，并且成立LVI組織以促使Verilog HDL語言成為IEEE標(biāo)準(zhǔn)[17]，即IEEE Standard 13641995。由于Verilog HDL語言從C語言發(fā)展而來的，因而它的應(yīng)用也十分廣泛。Gateway Design Automation 公司后來被 Cadence Design Systems于1990年所購并?，F(xiàn)在Cadence對于Gateway公司的Verilog 和VerilogXL模擬器擁有全部的財產(chǎn)權(quán)。VHDL的全名是VeryHighSpeed Integrated Circuit Hardware Description Language，誕生于1982年。1987年底，VHDL被IEEE和美國國防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語言。自IEEE公布了VHDL的標(biāo)準(zhǔn)版本，IEEE1076(簡稱87版)之后，各EDA公司相繼推出了自己的VHDL設(shè)計環(huán)境，或宣布自己的設(shè)計工具可以和VHDL接口[18]。此后VHDL在電子設(shè)計領(lǐng)域得到了廣泛的應(yīng)用，并逐步取代了原有的非標(biāo)準(zhǔn)的硬件描述語言。1993年，IEEE對 VHDL進(jìn)行了修訂，從更高的抽象層次和系統(tǒng)描述能力上擴(kuò)展VHDL的內(nèi)容，公布了新版本的VHDL，即IEEE標(biāo)準(zhǔn)的10761993版本，(簡稱93版)。現(xiàn)在，VHDL和Verilog作為IEEE的工業(yè)標(biāo)準(zhǔn)硬件描述語言，又得到眾多EDA公司的支持，在電子工程領(lǐng)域，已成為事實上的通用硬件描述語言[19]。有專家認(rèn)為，在新的世紀(jì)中，VHDL與Verilog 語言將承擔(dān)起大部分的數(shù)字系統(tǒng)設(shè)計任務(wù)。VHDL發(fā)展的較早，語法嚴(yán)格，而Verilog HDL是在 C語言的基礎(chǔ)上發(fā)展起來的一種硬件描述語言，語法較自由。在本系統(tǒng)的 FPGA設(shè)計中采用的是 VerilogHDL硬件描述語言。(3)FPGA的設(shè)計流程一般來說，完整的 FPGA 設(shè)計流程包括電路設(shè)計輸入(Design Entry)、功能仿真、綜 合優(yōu)化、綜合后仿真、布線后仿真與驗證、板級仿真驗證與調(diào)試等主要步驟[20]。① 設(shè)計輸入電路設(shè)計輸入是指通過某些規(guī)范的描述方式，將工程師電路構(gòu)思輸 入給 EDA工具。常用的設(shè)計輸入方法有硬件描述語言(HDL)和原理圖設(shè)計輸入方法等。 其中使用最為廣泛的 HDL語言是 VHDL和 Verilog HDL。② 功能仿真 電路設(shè)計完成后，要用專用工具對設(shè)計進(jìn)行功能仿真，驗證電路功能是否符合設(shè)計要求。功能仿真有時候也被稱為前仿真。通過仿真能及時發(fā)現(xiàn)設(shè)計中的錯誤，加快設(shè)計速度，提高設(shè)計的可靠性。③ 綜合優(yōu)化 綜合優(yōu)化(Synthesize)是指將 HDL語言、原理圖等設(shè)計輸入翻譯成由與、或、非門， RAM，觸發(fā)器等基本邏輯單元組成的邏輯連接(網(wǎng)表)，并根據(jù)目標(biāo)與要求(約束條件)優(yōu) 化所生成的邏輯連接。④ 綜合后仿真 綜合完成后需要檢查綜合結(jié)果是否與原設(shè)計一致，做綜合后仿真。在仿真時，把綜合生成的標(biāo)準(zhǔn)延遲文件反標(biāo)注到綜合仿真模型中去，可估計門延遲帶來的影響。⑤ 實現(xiàn)與布局布線綜合結(jié)果的本質(zhì)是一些由與、或、非門，觸發(fā)器，RAM等基本邏輯單元組成的邏 輯網(wǎng)表，與芯片實際的配置情況還