【正文】 模塊 → 鍵盤模塊 → 時間設(shè)定及其顯示模塊 → 鬧鈴、整點報時設(shè)定及其顯示模塊。 //顯示 8 439。hb0。d6:dig_r = 839。 //選擇第一個數(shù)碼管顯示 339。 //顯示 439。 //分個位 439。b0。hffff。 //中音 5 的分頻系數(shù)值 439。b1。 //校準(zhǔn)按鍵轉(zhuǎn)換乒乓按鍵 end always (negedge key_done[3]) begin keyen[0] = ~keyen[0]。b1。 hour[11:8] = hour[11:8] + 139。 計時模塊實現(xiàn) 計時模塊描述與實現(xiàn) 計時模塊是采用 16 進制來實現(xiàn)的，將 hour[23,0]定義為其時分秒，其中 hour[3,0] 22 為其秒鐘上的個位數(shù)值， hour[4,7]為其秒鐘上的十位數(shù)值，以此類推分鐘、時鐘的個位和十位。為了保證計時準(zhǔn)確，我們對系統(tǒng)時鐘 48MHz 進行了 48000 分頻生成 1kHz 信號 clk1，在通過 1kHz 信號，生成 1Hz 信號 clk。b11111。h0。因此數(shù)字時鐘所包含的模塊可分為，分頻模塊，按鍵模塊，計時校準(zhǔn)模塊，鬧鐘模塊， LED 顯示模塊，模塊之間的關(guān)系下圖： 圖 整體模塊框圖 針對框圖流程，設(shè)定出各個模塊的需求： 分頻電路： 針對計時器模塊與鬧鐘設(shè)定模塊的需求，可以知道分頻模塊需要生成一個 1Hz 的頻率信號，確保計時 模塊可以正常計數(shù)。 圖 七段數(shù)碼管顯示電路圖 數(shù)碼管 LED 顯示是工程項目中使用較廣的一種輸出顯示器件。 JTAG 模式使用 4 個專門的信號引腳： TDI、TDO、 TMS 以及 TCK。 ? 對高級編程語言結(jié)構(gòu)，例如條件語句、情況語句和循環(huán)語句，語言中都可以使用。 ? 能夠描述層次設(shè)計，可使用模塊實例結(jié)構(gòu)描述任何層次。此外， Verilog HDL 語言提供了編程語言接口，通過該接口可以在模擬、驗證期間從設(shè)計外部訪問設(shè)計，包括模擬的具體控制和運行。 （ 4）【 pilation report】選項：適配信息報告，通過它可以查看詳細的適配信 息，包括設(shè)置和適配結(jié)果等。可以將設(shè)計的電路封裝成一個元件符號，供以后在原理圖編輯器下進行層次設(shè)計時調(diào)用。 2 我國生產(chǎn)的電子時鐘有很多種，總體上來說以研究多功能電子時鐘為主，使電子時鐘除了原有的顯示時間基本功能外，還具有鬧鈴，報警等功能。經(jīng)編譯和仿真所設(shè)計的程序，在可編程邏輯器件上下載驗證，本系統(tǒng)能夠完成時、分、秒的分別顯示，按鍵進行校準(zhǔn)，整點報時，鬧鐘功能。該系統(tǒng)具有顯示時、分、秒，智能鬧鐘，按鍵實現(xiàn)校準(zhǔn)時鐘，整點報時等功能。 【 Vector Waveform Five】選項：矢量波形文件?？梢允褂盟鼘こ?、文件、參 數(shù)等進行修改，還可以設(shè)置編譯器、仿真器、時序分析、功耗分析等。 （ 3）【 Programmer 】選項：打開編程器窗口，以便對 Altera 的器件進行下載編程。用戶定義的原語既可以是組合邏輯原語，也可以是時序邏輯原語。 ? Verilog HDL 能夠監(jiān)控模擬驗證的執(zhí)行，即模擬驗證執(zhí)行過程中設(shè)計的值能 12 夠被監(jiān)控和顯示。 EP1C6Q240 有 185 個用戶I/O 口，封裝為 240Pin PQFP。 本 系統(tǒng)硬件整體設(shè)計框圖如圖 23 所示 ： 浙江理工大 學(xué)科技與藝術(shù)學(xué)院本科畢業(yè)設(shè)計 (論文 ) 15 圖 數(shù)字時鐘系統(tǒng)硬件電路總體框圖 系統(tǒng)主板 電路 分析 時鐘模塊電路 FPGA 內(nèi)部沒振蕩電路，使用有源晶振是比較理想的選擇。 電路連接圖如圖 26 所示 。 // 輸入時鐘 input [4:0] key。 //定義設(shè)定鬧鐘 reg [1:0] keyen = 239。 //1 秒時鐘 reg clk1。 if(count1 == 939。ha) //加到 10，復(fù)位 begin hour[3:0] = 439。h0。 圖 按鍵 模塊仿真圖 通過按鍵 key 進行仿真控制，可以發(fā)現(xiàn) clktime 會隨著按鍵的按下，分別有時鐘，分鐘秒鐘加 1,仿真結(jié)果滿足設(shè)計要求。 圖 鬧鐘控制鍵功能 圖 鬧鐘設(shè)定模塊仿真 圖 鬧鐘 模塊仿真圖 通過按鍵 key 進行仿真控制，可以發(fā)現(xiàn) clktime 會隨著按鍵的按下，分別有時鐘，分鐘秒鐘加 1,仿真結(jié)果滿足設(shè)計要求。h6a88。 //中音 5 的分頻系數(shù)值 439。 //其他情況不出聲 endcase end else beep_count_end = 1639。 //秒個位 439。 //時十位 439。 //時個位 439。 //選擇第四個數(shù)碼管顯示 339。h1:seg_r = 839。h82。d2)amp。顯示結(jié)果為時、分、秒 ，其中秒鐘可以正常走動 。這說明在編寫程序時候要充分了解各芯片內(nèi)容資料，減少編寫小錯誤引起對整個程序造成的影響。鬧鐘報時中，如果鬧鐘時間到就會鬧鈴 1分鐘，考慮到實際生活中，鬧鐘都是可以手動關(guān)閉的，于是設(shè)定了一個鬧鐘開關(guān)鍵，為了減少系統(tǒng)硬件 的繁雜，當(dāng)系統(tǒng)時間到達鬧鈴時間和整點報時的時間，蜂鳴器才會響起。（由于圖片限制校時狀態(tài)下和鬧鐘設(shè)定類似不予以截圖。hff。h7:seg_r = 839。 //顯示 1 439。b11101111。 //時十位 default:disp_dat = 439。 //秒個位 439。 //秒十位 439。 end //鬧鈴使能控制 always (posedge clk) begin if (!keyen[0]) //判斷鬧鈴是否有取消 clktime_en = 139。h6a88。h1:beep_count_end = 1639。整點報時的時候，播放音樂， 10 秒音樂播報完后停止整點報時。 assign key_done = key|dout3。b1。 hour[7:4] = hour[7:4] + 139。d0。 //寄存器 wire beepen。 // 定義標(biāo)志位 reg [4:0] dout1 = 539。 Key[4]為鬧鐘設(shè)置按鍵， key[5]為校準(zhǔn)設(shè)置按鍵。 圖 鍵盤電路圖 蜂鳴電路設(shè)計 如圖 27 所示，蜂鳴器使用 PNP 三極管進行驅(qū)動控制，蜂鳴器使用的是交流蜂鳴器。當(dāng)輸入時鐘頻率較低時，可以使用 FPGA 的內(nèi)部 PLL 調(diào)整 FPGA 所需的系統(tǒng)時鐘，使系統(tǒng)運行速度更快。 14 表 31 核心 EP1C6Q240 器件特性 ： 特性 核心板 EP1C6Q240 器件 邏輯單元（ LE） 5980 M4K RAM 塊 20 RAM 總量（ bit） 92160 PLL(個 ) 2 最大用戶 I/O 數(shù)（個） 185 配置二進制文件（ .rbf）大?。?bit） 1167216 可選串行主動配置器件 EPCS1/ EPCS4/ EPCS16 （ 3） 配置電路 Cyclone FPGA 的配置方式包括：主動配置模式、被動配置模式以及 JTAG 配置模式。 ? 在行為級描述中， Verilog HDL 不僅能夠在 RTL 級上進行設(shè)計描述，而且能夠在體系結(jié)構(gòu)級描述及其算法級行為上進行設(shè)計描述。 ? 提供顯式語言結(jié)構(gòu)指定設(shè)計中的端口到端口的時延及路徑時延和設(shè)計的時序檢查。 II 菜單欄 圖 浙江理工大 學(xué)科技與藝術(shù)學(xué)院本科畢業(yè)設(shè)計 (論文 ) 9 圖 II 菜單 欄 按鍵功能 圖 功能仿真流程 新建仿真文件 圖 II 菜單欄新建文件夾 圖 10 功能方正操作 在菜單上點 processing 在下拉菜單中，如下圖： 圖 II 菜單欄 processing 下拉 圖 Verilog HDL 語言介 什么是 verilog HDL 語言 Verilog HDL 是一種硬件描述語言，用于從算法級、門級到開關(guān)級的多種抽象設(shè)計層次的數(shù)字系統(tǒng)建模。 （ 7）【 pin planner 】選項：可以使用它將所設(shè)計電路的 I/O 引腳合理的分配到已設(shè)定器件的引腳上。 （ 3）【 New Project Wizard 】選項：創(chuàng)建新工程。 . 國內(nèi)外研究及趨勢 隨著人們生活水平的提高和 生活節(jié)奏的加快，對時間的要求越來越高，精準(zhǔn)數(shù)字計時的消費需求也是越來越多。 本設(shè)計采用 EDA 技術(shù)，以硬件描述語言 Verilog HDL 為系統(tǒng)邏輯描述語言設(shè)計文件，在 QUARTUSII 工具軟件環(huán)境下，采用自頂向下的設(shè)計方法，由各個基本模塊共同構(gòu)建了一個基于 FPGA 的數(shù)字鐘。第二次革命是石英晶體振蕩器的應(yīng)用，發(fā)明了走時精度更高的石英電子鐘表，使鐘表的走時月差從分級縮小到秒級。對話框中第一行表示工程所在的工作庫文件夾，第二行表示此項工程的工程名，第三行表示頂層文件的實體名，一般與工程名相同。 （ 2）【 Start Compilation】選項：開始完全編譯過程，這里包括分析與綜合、適 配、裝配文件、定時分析、網(wǎng)表文件提取等過程。 Verilog HDL 語言具有下述描述能力：設(shè)計的行為特性、設(shè)計的數(shù)據(jù)流特性、設(shè)計的結(jié)構(gòu) 組成以及包含響應(yīng)監(jiān)控和設(shè)計驗證方面的時延和波形產(chǎn)生機制。 ? Verilog HDL 中有兩類數(shù)據(jù)類型：線網(wǎng)數(shù)據(jù)類型和寄存器數(shù)據(jù)類型。 ? Verilog HDL 還具有內(nèi)置邏輯 函數(shù)，例如 amp。Quartus II 軟件在編譯時會自動生成用于 JTAG 配置的 .sof 文件。 圖 系統(tǒng)時鐘電路圖 顯示電路 由于本設(shè)計需要顯示時間信息包括：時、分、秒 ， 顯所以采用 主板上七段數(shù)碼管 顯示 電路 與系統(tǒng)連接實現(xiàn)顯示模塊的功能。若把 JP7 斷開， Q4 截止，蜂鳴器停止蜂鳴。 // 數(shù)碼管段輸出引腳 output beep。b11111?？紤]到仿真的需要，模塊中間生成1 個 1kHz 的時鐘信號。觸發(fā) clk1 跳變，使得 count1 加一， count1 累加到 499 的時候，下一個數(shù)據(jù)為 0，共技術(shù) 500 個值。h6) //加到 6，復(fù)位 begin hour[7:4] = 439。h0。 dout3 = dout2。 當(dāng)鬧鐘設(shè)定鍵被按下，響起的蜂鳴聲會被屏蔽。h2:beep_count_end = 1639。h8637。(clktime[23:0]+10 =hour[23:0])) //鬧鈴過一點時間，自動關(guān)閉。 //顯示 439。d10:disp_dat = 439。d0:dig_r = 839。b11011111。 //顯示 2 浙江理工大 學(xué)科技與藝術(shù)學(xué)院本科畢業(yè)設(shè)計 (論文 ) 29 439。h8:seg_r = 839。檢查方面主要包括： （ 1） PC 機的接口和核心板上的 JTAG 下載口是否連接正確； （ 2） 蜂鳴器的電路是否為通路； （ 3）檢查接地、電源線是否連接正確； （ 4）用示波器檢測核心板的各個引腳是否有信號輸出； （ 5） LED 七段數(shù)碼管顯示正常。 確定將未使用的引腳設(shè)置為三態(tài)輸入 ，否則 可能會損壞芯片 。如果將這個數(shù)字時鐘應(yīng)用于現(xiàn)實生活中，還存在些許的問題。 通過在網(wǎng)絡(luò)資源和書籍的學(xué)習(xí)正確的改善了這個問題。將需要顯示的內(nèi)容編寫在程序內(nèi)，單獨得進行仿真。 //顯示 default:seg_r = 839。h92。h0:seg_r = 839。 //選擇第三個數(shù)碼管顯示 339。ha。d6:disp_dat = clktime[19:16]。正常時間情況、鬧鐘設(shè)定以及查看鬧鐘所設(shè)定好的時間都是同樣的原理，當(dāng)他們被按下數(shù)碼管會顯示對應(yīng)的模式相應(yīng)的數(shù)字。h2f74。 //中音 1 的分頻系數(shù)值 439。 //計數(shù)器清零 beep_r = ~beep_r。 當(dāng)時間（ hour[23:0]）等于設(shè)定的鬧鐘時間（ clktime[23:0]）時，鬧鐘觸發(fā)時，播放嘀嘀嘀報警聲，鬧鐘會響 10 秒的時間(clktime[23:0]+10 =hour[23:0])。仿真的結(jié)果達到預(yù)期，通過。b1。 //時間計算及校準(zhǔn)部分 always (negedge sec)//計時處理 begin hour[3:0] = hour[3:0] + 139。 //計數(shù)器清零 clk1 = ~clk1。 //蜂鳴器截止寄存器 reg clktime_en = 139。h235956。 整體信號定義 對整個模塊進行信號定義。 浙江理工大 學(xué)科技與藝術(shù)學(xué)院本科畢業(yè)設(shè)計 (論文 ) 17 鍵盤控制電路 鍵盤控制電路要實現(xiàn)時鐘系統(tǒng)調(diào)時的 功能和鬧鈴開關(guān)的功能。 核心板包含一個 48MHz 的有源