【正文】 45 end xushu1。 shang:in std_logic_vector(11 downto 0)。 entity xushu1 is port(flag:in std_logic。 use 。 XUSHU1 數(shù)據(jù)選擇顯示模塊 library ieee。 end process。 end if。 count=x00。139。 process(clk) begin if(clk39。)。 sub:=(others=39。 end loop。039。 sub:=subcc。 if(sub=cc)then shang(i)=39。 for i in bit_bc1 downto 0 loop sub(bit_c downto 1):=sub(bit_c1 downto 0)。139。 begin if(clk39。 process(clk) variable cc: std_logic_vector(bit_c downto 0)。chushu。039。 signal count: std_logic_vector(7 downto 0)。 architecture a of kchufa is signal div,shang: std_logic_vector(bit_bc1 downto 0)。 shuchu: OUT std_logic_vector(bit_bc1 downto 0))。 bchus: in std_logic_vector(bit_bc1 downto 0)。 bit_c: integer:=15)。 use 。 use 。 end a。 shuchu=result。 end loop。 then result:=aa+result。 if chenshu(i)=39。 aa(0):=39。 end if。039。 then判斷乘數(shù) 0 位是否為 1 result:=aa。商的中間變量 if chenshu(0)=39。中間變量付 0 aa:=ccamp。039。139。 begin if(clk39。length112,8, variable cc:std_logic_vector(b_cs1 downto 0)。b_bcs+b_cs1 bcs39。b_ji 乘積的長度 end tychenfa。b_bcs1 被乘數(shù)的長度 42 chenshu: in std_logic_vector(b_cs1 downto 0)。 port(clk:in std_logic。b_cs:integer:=12。 use 。 use 。 end pengshu。 end if。 else t_1(14 downto 0)=count_1(14 downto 0)。) then 移一位 t_1(14 downto 0)=count_1(15 downto 1)。 elsif(count_1(15)=39。) then 移兩位 t_1(14 downto 0)=count_1(16 downto 2)。 elsif(count_1(16)=39。) then 移三位 t_1(14 downto 0)=count_1(17 downto 3)。 elsif(count_1(17)=39。) then 移四位 t_1(14 downto 0)=count_1(18 downto 4)。 elsif(count_1(18)=39。) then 移五位 t_1(14 downto 0)=count_1(19 downto 5)。 41 elsif(count_1(19)=39。) then 移六位 t_1(14 downto 0)=count_1(20 downto 6)。 elsif(count_1(20)=39。) then 移七位 t_1(14 downto 0)=count_1(21 downto 7)。 process 判斷移位 位數(shù) begin if(count_1(21)=39。 end yiwei。 t_1:out std_logic_vector(14 downto 0)。 count: in std_logic_vector(20 downto 0)。 use 。 use 。 end pengshu。 END IF。event then count11=count1。139。 end process。 end if。039。 count=0。)then if(count=202100)then cp_fen1=39。event and cp_4=39。 end process。) then count2=count_2。event and cp=39。 end process。 end if。 amp。 else count_2=39。139。139。 process(cp,clk)以 CP1 和 CP2 異或信號信號高電平時(shí)間為閘門時(shí)間計(jì)數(shù) begin if(clk39。 end if。039。 process(cpp)以 CP1 為閘門時(shí)間計(jì)數(shù)值鎖存 begin 39 if(cpp39。 end if。 x00000。) then count_1=count_1+1。) then if(cpp=39。event and clk=39。 end process。 end if。039。 mm=0。)then if(mm=200)then cp_4=39。event and clk=39。 end process。 end if。 else flag=39。) then flag=39。) then if(cp2=39。event and cp1=39。 cp=cp1 xor cp2。 end if。139。 begin process(cp1) cp1 分頻 begin if(cp139。 signal count1: std_logic_vector(21 downto 0)。 signal count_1:std_logic_vector(21 downto 0)。 signal mm: integer range 0 to 200。 architecture pengshu of jishu2 is signal cp:std_logic。 count21:out std_logic_vector(20 downto 0))。200k flag: out std_logic。 cp_fen1: out std_logic。 entity jishu2 is port(cp1,cp2: in std_logic。 use 。 在這里我要感謝幫助我的郭老師，從課題的分析，資料的查詢，設(shè)計(jì)的進(jìn)展 到畢業(yè)論文的撰寫都包含著郭老師對我辛勤、耐心的指導(dǎo)和幫助，使我 能夠完成 這次的畢業(yè)設(shè)計(jì)！郭老師在數(shù)字設(shè)計(jì)領(lǐng)域的專長、在治學(xué)上的認(rèn)真嚴(yán)謹(jǐn)態(tài)度給我留下深刻的印象，是我學(xué)習(xí)的榜樣，再一次誠摯的感謝導(dǎo)師對我的幫助！ 同時(shí)還要感謝幫助過我的同學(xué)徐 XX，在 FPGA 程序仿真中，他給予我的幫助！ 感謝大學(xué)四年來教授我知識的所有老師！ 感謝大學(xué)來四年在生活學(xué)習(xí)上幫助過我的老師、同學(xué)！ 我感謝我的父母，是 父母給予我生命、養(yǎng)育我 ，讓我 能都走到今天 ！ 37 附 錄 JISHU2 計(jì)數(shù)模塊 library ieee。在這次的課程設(shè)計(jì)中我設(shè)計(jì)完成了基于 FPGA 的數(shù)字式測相儀的設(shè)計(jì)與制作。 這次的畢業(yè)設(shè)計(jì)是自己最后一次交的作業(yè)，作為學(xué) 生，我知道自己做的不夠好，同時(shí)也是給自己一個(gè)深刻的教訓(xùn)，在進(jìn)入社會工作崗位后 我會 記住這個(gè)教訓(xùn) ，不讓同一個(gè)錯(cuò)誤再次發(fā)生 。在這次設(shè)計(jì)開始我整理出了好幾套方案，其中一個(gè)是全部用 FPGA 程序完成整個(gè)設(shè)計(jì)，再一個(gè)是用 FPGA 和單片機(jī)相結(jié)合的方法完成整個(gè)設(shè)計(jì)。在設(shè)計(jì)中，遇到很多弄不了的東西、自己不會，就查資料，向老師、同學(xué)請教 ，得到他們熱情耐心的幫助，使自己受益非淺。在這次畢業(yè)設(shè)計(jì)制作中，使我對 VHDL 語言有了更深刻了解，通過查找資料同時(shí)對測相儀類測量儀器現(xiàn)狀和發(fā)展前景有所了解。此次設(shè)計(jì)課題是基于 FPGA 的數(shù)字式相位測量儀的設(shè)計(jì)與制作 ，使用的軟件是 Altera 公司的 MAX+plusⅡ ，使用的硬件描述語言為 VHDL。 結(jié)論 系統(tǒng)各部分模塊基本達(dá)到設(shè)計(jì)的 技術(shù)指標(biāo) 、功能要求 。 測試方法 測量儀器 PC 機(jī) 晶體管毫伏表， DYC5 20MHZ 雙蹤示波器 JWY— 30F 穩(wěn)壓電源 YB4325 函數(shù)信號發(fā)生器（ ~3MHZ） 數(shù)字頻率計(jì)， 8610A 型 DT890B 型數(shù)字萬用表 33 測試方法 用示波器和頻率計(jì)分別測試數(shù)字式移相，使得發(fā)生器和是數(shù)字式相位差測量儀，測試用數(shù)據(jù)移相發(fā)生器為相位發(fā)生器為相位差提供被測相位差；用晶體管毫伏表，測量輸入阻抗， RVV VR ii ii 39。~45186。 掉電保護(hù)方案 由于所選用的 EP1K50 芯片內(nèi)部為 SRAM 結(jié)構(gòu)，芯片下載生成硬件后掉電數(shù)據(jù)即丟失，為此我們在 EDA 下載板上配置了 ALTERA 公司提供的專用 EEPROM 芯片 EPC2單元，設(shè)計(jì)文件編譯成功后直接對 EPC2 進(jìn)行燒錄，上電后 EP1K50 芯片調(diào)用 EPC2 的數(shù)據(jù)生成硬件，實(shí)現(xiàn)了掉電保護(hù)。例如引線盡量短，減少交叉，每個(gè)芯片的電源與之間都有接有去耦電容，數(shù)字地與模擬分開。 FPGA 的時(shí)鐘頻率很高，對周圍電路的一定 影響。 32 第 6 章 系統(tǒng)測試 系統(tǒng)功能調(diào)試 FPGA 芯片的設(shè)計(jì)與調(diào)試 采用了資源豐富的可編程邏輯器件，整個(gè)設(shè)計(jì)全部用 VHDL 來編寫，使得本系統(tǒng)的軟件系統(tǒng)很大而硬件結(jié)構(gòu)十分簡單，因此在軟硬件都基本調(diào)通的情況下，系統(tǒng)的軟硬件聯(lián)調(diào)難度不是很大。例如引線盡量短，減少交叉，每個(gè)芯片的電源與之間都有接有去耦電容，數(shù)字地與模擬分開。 FPGA 的時(shí)鐘頻率很高，對周圍電路的一定影響。在通過了 MAX+PLUSⅡ軟件的編譯后，再經(jīng)功能仿真和定時(shí)分析，31 在確認(rèn)程序沒問題后，直接下載到芯片進(jìn)行硬件調(diào)試，單獨(dú)調(diào)試好每一個(gè)模塊，然后再連接成一個(gè)完整的系統(tǒng)調(diào)試。編程完畢后，可以按定義的輸入輸出驗(yàn)證電路了 。此編程方 式對應(yīng)計(jì)算機(jī)的并口下載方式， “ MV” 是混合電壓的意思，主要指對 Altera 的各類芯核電壓（ 5V、 ）的 CPLD 或 FPGA 都能由此下載。 圖 編譯 編程下載和測試 首先，在實(shí)驗(yàn)前使用下載線將實(shí)驗(yàn)板與計(jì)算機(jī)并口連接好，然后打開設(shè)計(jì)并下載。然后需要按前面所述將工程重新編譯一遍，在rpt 報(bào) 告文件里可以看到新定義的管腳分配圖 。Pins，你可以直接將29 Unassigned Nodes amp。 Pins 如果不滿意當(dāng)前分布，選圖標(biāo) 〉選中該管腳 〉單擊右鍵 delete。 選擇 MAX+plus IIFloorplan Editor，進(jìn)入底層編輯工具，再選擇LayoutDevice View 和 LayoutCurrent Assignments Floorplan，顯示當(dāng)前的管腳分配情況。以便最終了解設(shè)計(jì)的項(xiàng)目的正確性。所以本課題前面介紹了硬件描 述語言的設(shè)計(jì)、仿真和綜合等技術(shù)，下面將介紹下載及外圍硬件電路的設(shè)計(jì)。 在硬件方面，本課題選用了 ALTERA 公司開發(fā)的 ACEX1K 的芯片。在一般的 EDA 工程中設(shè)計(jì)項(xiàng)目器件，是一個(gè)實(shí)際的電路系統(tǒng)或是一個(gè)電子產(chǎn)品。 圖 頻率測量電路頂層 28 第 5 章 程序下載 程序已經(jīng)編譯通過，仿真也和預(yù)先設(shè)想的相同，但是必須通過下載調(diào)試來驗(yàn)證設(shè)計(jì)的