【正文】 ，并控制FPGA的工作；二是對(duì)所獲得的數(shù)據(jù)進(jìn)行處理(完全有軟件實(shí)現(xiàn))；三是將經(jīng)過(guò)處理后的數(shù)據(jù)送給LED數(shù)碼管顯示。另外，由于送LED數(shù)碼管顯示的數(shù)據(jù)有相位差和頻率兩種，所以，應(yīng)設(shè)置一個(gè)按鍵開(kāi)關(guān)，以便實(shí)現(xiàn)顯示內(nèi)容的切換。東華理工大學(xué)長(zhǎng)江學(xué)院畢業(yè)設(shè)計(jì)（論文） 系統(tǒng)硬件設(shè)計(jì) 3 系統(tǒng)硬件設(shè)計(jì) 系統(tǒng)硬件電路總圖圖31系統(tǒng)總體電路原理 系統(tǒng)電路原理說(shuō)明我們采用MCU與FPGA相結(jié)合的方案來(lái)完成低頻數(shù)字相位測(cè)量?jī)x的設(shè)計(jì)，單片機(jī)與FPGA相結(jié)合的方案，將硬件系統(tǒng)分為數(shù)據(jù)采樣處理機(jī)單片機(jī)最小系統(tǒng)兩個(gè)部分。這種方案發(fā)揮了單片機(jī)控制運(yùn)算能力強(qiáng)的特點(diǎn)，同時(shí)也充分的利用了FPGA數(shù)據(jù)采樣速度快、資源豐富的有點(diǎn)。將數(shù)據(jù)采集交FPGA完成，可以準(zhǔn)確地采集到兩個(gè)同頻率正弦信號(hào)的相位差所對(duì)應(yīng)的時(shí)間差以及信號(hào)的周期，從而提高了系統(tǒng)的可靠性。由于單片機(jī)具有較強(qiáng)的運(yùn)算、控制能力，因此，我們使用單片機(jī)最小系統(tǒng)完成讀取FPGA的數(shù)據(jù)，并根據(jù)所讀取的數(shù)據(jù)計(jì)算待測(cè)信號(hào)的頻率和相位差。這種方案的框圖如圖32所示 硬件電路分為以下三部分： 輸入電路部分 輸人電路就是被測(cè)信號(hào)的整形電路，其任務(wù)是把任意波形(一般是正弦波)變換成矩形波。一般采用過(guò)零電壓比較器或斯密特觸發(fā)器。 FPGA電路部分FPGA配置存儲(chǔ)器選用EPC1441。 EPC1441是OTP（ one time program )型串行PROM，采用PDIP8封裝，有440 800 x 1位，3. 3 V/5 V供電。需要注意的是，通用編程器對(duì)EPC1441編程時(shí)，要在EPC1441的腳②、腳⑤之間接一個(gè)300 pF的電容器。輸入電路和FPGA時(shí)間差測(cè)量電路如圖4所示，F(xiàn)PGA周期測(cè)量電路與FPGA時(shí)間差測(cè)量電路相似 MCU電路部分這部分電路由單片機(jī)、晶振電路、按鍵電路、顯示模塊等組成。單片機(jī)的P0 、 、相位差的19 bit二進(jìn)制數(shù)據(jù)，并在單片機(jī)內(nèi)部完成對(duì)這19 bit二進(jìn)制數(shù)據(jù)的處理及相關(guān)運(yùn)算。單片機(jī)完成對(duì)FPGA的控制，使FPGA按照單片機(jī)的要求通過(guò)19根I/0線分時(shí)發(fā)送被測(cè)信號(hào)的周期數(shù)據(jù)、相位差對(duì)應(yīng)的時(shí)間差數(shù)據(jù)。MCU與FPGA的握手信號(hào)為FEN,DSEL，分別接在P1. 。單片機(jī)通過(guò)串口UART將待顯示信息(頻率和相位差)送給LED顯示模塊完成顯示。東華理工大學(xué)長(zhǎng)江學(xué)院畢業(yè)設(shè)計(jì)（論文） 系統(tǒng)軟件設(shè)計(jì) 4 系統(tǒng)軟件設(shè)計(jì) 軟件設(shè)計(jì)要完成的任務(wù)整機(jī)電路原理圖中看出，在整個(gè)軟件設(shè)計(jì)的過(guò)程中，可以把它分為二大部分：（一）FPGA部分的設(shè)計(jì)（二）MCU部分的設(shè)計(jì) FPGA部分的軟件設(shè)計(jì) FPGA要完成的任務(wù)：由硬件部分?jǐn)⑹隹芍谙到y(tǒng)中，F(xiàn)PGA對(duì)整形后的兩路待測(cè)信號(hào)(clka、clkb)進(jìn)行數(shù)據(jù)采集。 （1）對(duì)輸入的40MHz始終脈沖clk進(jìn)行4分頻，得到系統(tǒng)所需要的10MHz時(shí)標(biāo)信號(hào)clkf。（2）19bit的加1計(jì)數(shù)器da，完成對(duì)clkf的計(jì)數(shù)，以便分別得到與相位差對(duì)應(yīng)的時(shí)間差數(shù)據(jù)datab和待測(cè)信號(hào)的周期數(shù)據(jù)datas。由前面的分析可知，datab和dataa都是19bit的二進(jìn)制數(shù)據(jù)。為了實(shí)現(xiàn)第（2）點(diǎn)的功能，應(yīng)該要產(chǎn)生：①計(jì)數(shù)器清零信號(hào)；②計(jì)數(shù)器使能信號(hào)；③其他控制信號(hào)的邏輯電路。根據(jù)系統(tǒng)設(shè)計(jì)方案知，F(xiàn)PGA與MCU之間的數(shù)據(jù)傳送采用19根I/O口線（19bit），而dataa及datab均是19bit的二進(jìn)制數(shù)據(jù)，因此，設(shè)計(jì)一個(gè)二選一的數(shù)據(jù)選擇器，以便有選擇的將dataa或者datab送到FPGA的輸出端口data。顯然，該二選一的數(shù)據(jù)選擇器的選擇信號(hào)應(yīng)該是來(lái)自FPGA與MUC之間的握手信號(hào)（fen和dsel），這就表明FPGA的工作受控于MCU。為了實(shí)現(xiàn)這一功能，設(shè)計(jì)了3個(gè)19bit的數(shù)據(jù)寄存器分別存放dataa、datab、data。利用D觸發(fā)器的特點(diǎn)實(shí)現(xiàn)clka也clkb的信號(hào)超前/滯后檢測(cè)。設(shè)置pre為輸出斷口信號(hào)，當(dāng)pre=1時(shí)表示clka超前clkb；當(dāng)pre=0時(shí)表示clka滯后clkb。 MCU部分的軟件設(shè)計(jì) MCU控制FPGA電路框圖MCU控制FPGA框圖圖如下：ClkaClkbFPGA板 fenClk dsel89c5140MHz石英晶體震蕩器19bitA信號(hào)B信號(hào)圖41 FPGA 與單片機(jī)的連接控制框圖 MCU控制FPGA的軟件設(shè)計(jì)思路是：?jiǎn)纹瑱C(jī)不斷地從FPGA讀取信號(hào)的周期和A、B信號(hào)相位差所對(duì)應(yīng)的時(shí)間差，讀取數(shù)據(jù)后進(jìn)行有關(guān)計(jì)算，并通過(guò)轉(zhuǎn)換后，送出給顯示模塊，實(shí)現(xiàn)頻率和相位差的顯示。 MCU控制FPGA各程序流程圖單片機(jī)主程序流程圖如圖所示：開(kāi)始初始化從FPGA讀A信號(hào)周期和AB信號(hào)下降沿時(shí)間差計(jì)算A信號(hào)頻率和AB信號(hào)相位差送數(shù)據(jù)顯示圖42單片機(jī)主程序流程圖單片機(jī)在獲取FPGA 的數(shù)據(jù)時(shí)，開(kāi)始的是一般的讀取指令MOV指令，分別從單片機(jī)的P0口、P2口和P1口的低3位讀入數(shù)據(jù)，組合為一個(gè)19為的二進(jìn)制數(shù)據(jù)，、。經(jīng)過(guò)多次測(cè)試，采用這種方式獲得了比較好的效果。單片機(jī)讀取FPGA數(shù)據(jù)的流程圖如圖所示：選通A信號(hào)周期時(shí)間 打開(kāi)門 FPGA釋放數(shù)據(jù)P0、PP2分別讀據(jù)并存入周期數(shù)據(jù)緩沖區(qū)關(guān)門 FPGA禁止釋放數(shù)據(jù)選通AB信號(hào)時(shí)間差 打開(kāi)門FPGA釋放數(shù)據(jù)P0、PP2分別讀據(jù)并存入時(shí)間差數(shù)據(jù)緩沖區(qū)關(guān)門 FPGA禁止釋放數(shù)據(jù)返回 圖43讀取FPGA數(shù)據(jù)的流程圖單片機(jī)從FPGA讀取信息后，對(duì)信息進(jìn)行計(jì)算，算出信號(hào)A的頻率，其流程圖如圖所示：調(diào)用除法，計(jì)算1千萬(wàn)/A周期調(diào)用二進(jìn)制BCD轉(zhuǎn)換程序調(diào)用壓縮BCD碼轉(zhuǎn)換成單字節(jié)BCD碼程序存入數(shù)據(jù)到顯示緩存返回 圖44計(jì)算A的頻率程序流程圖由于A、B信號(hào)是兩路頻率相同、相位不同的正弦波信號(hào)，因此經(jīng)過(guò)整形電路后形成頻率相同，時(shí)間上不重合的兩路信號(hào)，這樣，F(xiàn)PGA可以計(jì)算出兩路信號(hào)的時(shí)間差，從而可以計(jì)算出A、B信號(hào)的相位差，其程序流程圖如圖所示：調(diào)用乘法，計(jì)算3600△t=N調(diào)用除法，計(jì)算N/A周期調(diào)用二進(jìn)制BCD轉(zhuǎn)換程序調(diào)用壓縮BCD碼轉(zhuǎn)換為單字節(jié)BCD碼程序存入數(shù)據(jù)到顯示緩存返回 圖45 計(jì)算AB相位差程序流程圖 MCU控制顯示模塊的軟件設(shè)計(jì) 單片機(jī)控制顯示MCU電路的功能是負(fù)責(zé)讀取FPGA采集到的數(shù)據(jù)，并根據(jù)這些數(shù)據(jù)計(jì)算待測(cè)正弦波信號(hào)的頻率及兩路同頻率正弦波信號(hào)之間的相位差，同時(shí)通過(guò)功能鍵切換，顯示出待測(cè)信號(hào)的頻率和相位差。單片機(jī)從FPGA讀取信息后，需要將信號(hào)送到輸出端顯示出來(lái)。在系統(tǒng)的顯示軟件模塊中，74LS164的連接方式是：74LS164的輸出Q0～Q7分別接LED數(shù)碼管的dp、g、f、e、d、c、b、a，并且Q7連接下一個(gè)74LS164的A、B端，時(shí)鐘CLK連接單片機(jī)的TXD端，第一片芯片的AB端連接單片機(jī)的RXD端，74LS164芯片的主控復(fù)位端接高電平VCC。 單片機(jī)控制顯示程序流程圖 從FPGA讀取信息后，將信號(hào)送到輸出端顯示出來(lái)，即單片機(jī)通過(guò)顯示子程序?qū)⑿畔⑺偷斤@示電路顯示出來(lái)，顯示程序流程圖如圖所示：顯示開(kāi)始 =0？顯示頻率，賦頻率的初始地址顯示相位差，賦相位初始地址 顯示處理 查表顯示指針減1—0？退出顯示Y N Y N 圖46顯示程序流程圖 鍵盤子程序流程圖為了由6位LED數(shù)碼管能分別顯示頻率或相位差，并能由人選擇控制，設(shè)計(jì)一個(gè)案件開(kāi)關(guān)來(lái)完成切換，鍵盤子程序流程圖如圖所示入口有鍵按下（=0）？N 東華理工大學(xué)長(zhǎng)江學(xué)院畢業(yè)設(shè)計(jì)（論文） 軟件延時(shí)10ms消抖 N 有鍵按下（=0）？CPL 出口圖47 鍵盤子程序流程圖東華理工大學(xué)長(zhǎng)江學(xué)院畢業(yè)設(shè)計(jì)（論文） 東華理工大學(xué)長(zhǎng)江學(xué)院畢業(yè)設(shè)計(jì)（論文） 程序 5 程序 FPGA的VHDL源程序 FPGA的開(kāi)發(fā)是在MAX+plusII開(kāi)發(fā)軟件平臺(tái)下及EDA實(shí)驗(yàn)開(kāi)發(fā)裝置上完成的。其VHDL源程序代碼入下； Phase measuring meter VHDL,programLibrary ieee。use 。use entity test2 is port(dsel:in std_logic。 clka:in std_logic。 clkb:in std_logic En,resl:in std_logic Clkac,clkabc:out std_logic。clkac:out std_logicdataac:out std_logic_vector(18 downto 0)。databc:out std_logic_vector(18 downto 0)。calc,calbc:out std_logic。dac:out std_logic_vector(18 downto 0)。clrac:out std_ogic。enac:out std_logic。loadac:out std_logic。data:out std_logic_vector(18 downto 0))。End entuty szxwy。Archiecture art of szxwy isSignal clkf:std_logic。Signal dataa:std_logicvector(10 dwnto 0)。Signal datab:std_logicvector(10 dwnto 0)。Signal clb:std_logic。Signal da:std_logicvector(10 dwnto 0)。Signal clra:std_logic。Signal ena:std_logic。Signal loada:std_logic。Begin信號(hào)分頻模塊Fpq:block is Begin Process(clk) is Variable temp:integer range 0 to 4。 Varible cl:std_logic。 Begin If rising_edge(clk)then If temp=3 then Temp:=0 cl:=39。139。:ElseTemp:=temp+1:Cl:=39。039。End if:End if:Clke=cl。Clkfc=clkf。 仿真觀測(cè)輸出用End process。End block fpq: 控制信號(hào)產(chǎn)生模塊Kzxh:block isSignal :std_logic。Signal cla