【正文】 ，并控制FPGA的工作；二是對所獲得的數(shù)據(jù)進(jìn)行處理(完全有軟件實現(xiàn))；三是將經(jīng)過處理后的數(shù)據(jù)送給LED數(shù)碼管顯示。另外，由于送LED數(shù)碼管顯示的數(shù)據(jù)有相位差和頻率兩種，所以，應(yīng)設(shè)置一個按鍵開關(guān)，以便實現(xiàn)顯示內(nèi)容的切換。東華理工大學(xué)長江學(xué)院畢業(yè)設(shè)計（論文） 系統(tǒng)硬件設(shè)計 3 系統(tǒng)硬件設(shè)計 系統(tǒng)硬件電路總圖圖31系統(tǒng)總體電路原理 系統(tǒng)電路原理說明我們采用MCU與FPGA相結(jié)合的方案來完成低頻數(shù)字相位測量儀的設(shè)計，單片機與FPGA相結(jié)合的方案，將硬件系統(tǒng)分為數(shù)據(jù)采樣處理機單片機最小系統(tǒng)兩個部分。這種方案發(fā)揮了單片機控制運算能力強的特點，同時也充分的利用了FPGA數(shù)據(jù)采樣速度快、資源豐富的有點。將數(shù)據(jù)采集交FPGA完成，可以準(zhǔn)確地采集到兩個同頻率正弦信號的相位差所對應(yīng)的時間差以及信號的周期，從而提高了系統(tǒng)的可靠性。由于單片機具有較強的運算、控制能力，因此，我們使用單片機最小系統(tǒng)完成讀取FPGA的數(shù)據(jù)，并根據(jù)所讀取的數(shù)據(jù)計算待測信號的頻率和相位差。這種方案的框圖如圖32所示 硬件電路分為以下三部分： 輸入電路部分 輸人電路就是被測信號的整形電路，其任務(wù)是把任意波形(一般是正弦波)變換成矩形波。一般采用過零電壓比較器或斯密特觸發(fā)器。 FPGA電路部分FPGA配置存儲器選用EPC1441。 EPC1441是OTP（ one time program )型串行PROM，采用PDIP8封裝，有440 800 x 1位，3. 3 V/5 V供電。需要注意的是，通用編程器對EPC1441編程時，要在EPC1441的腳②、腳⑤之間接一個300 pF的電容器。輸入電路和FPGA時間差測量電路如圖4所示，F(xiàn)PGA周期測量電路與FPGA時間差測量電路相似 MCU電路部分這部分電路由單片機、晶振電路、按鍵電路、顯示模塊等組成。單片機的P0 、 、相位差的19 bit二進(jìn)制數(shù)據(jù)，并在單片機內(nèi)部完成對這19 bit二進(jìn)制數(shù)據(jù)的處理及相關(guān)運算。單片機完成對FPGA的控制，使FPGA按照單片機的要求通過19根I/0線分時發(fā)送被測信號的周期數(shù)據(jù)、相位差對應(yīng)的時間差數(shù)據(jù)。MCU與FPGA的握手信號為FEN,DSEL，分別接在P1. 。單片機通過串口UART將待顯示信息(頻率和相位差)送給LED顯示模塊完成顯示。東華理工大學(xué)長江學(xué)院畢業(yè)設(shè)計（論文） 系統(tǒng)軟件設(shè)計 4 系統(tǒng)軟件設(shè)計 軟件設(shè)計要完成的任務(wù)整機電路原理圖中看出，在整個軟件設(shè)計的過程中，可以把它分為二大部分：（一）FPGA部分的設(shè)計（二）MCU部分的設(shè)計 FPGA部分的軟件設(shè)計 FPGA要完成的任務(wù)：由硬件部分?jǐn)⑹隹芍?，在系統(tǒng)中，F(xiàn)PGA對整形后的兩路待測信號(clka、clkb)進(jìn)行數(shù)據(jù)采集。 （1）對輸入的40MHz始終脈沖clk進(jìn)行4分頻，得到系統(tǒng)所需要的10MHz時標(biāo)信號clkf。（2）19bit的加1計數(shù)器da，完成對clkf的計數(shù)，以便分別得到與相位差對應(yīng)的時間差數(shù)據(jù)datab和待測信號的周期數(shù)據(jù)datas。由前面的分析可知，datab和dataa都是19bit的二進(jìn)制數(shù)據(jù)。為了實現(xiàn)第（2）點的功能，應(yīng)該要產(chǎn)生：①計數(shù)器清零信號；②計數(shù)器使能信號；③其他控制信號的邏輯電路。根據(jù)系統(tǒng)設(shè)計方案知，F(xiàn)PGA與MCU之間的數(shù)據(jù)傳送采用19根I/O口線（19bit），而dataa及datab均是19bit的二進(jìn)制數(shù)據(jù)，因此，設(shè)計一個二選一的數(shù)據(jù)選擇器，以便有選擇的將dataa或者datab送到FPGA的輸出端口data。顯然，該二選一的數(shù)據(jù)選擇器的選擇信號應(yīng)該是來自FPGA與MUC之間的握手信號（fen和dsel），這就表明FPGA的工作受控于MCU。為了實現(xiàn)這一功能，設(shè)計了3個19bit的數(shù)據(jù)寄存器分別存放dataa、datab、data。利用D觸發(fā)器的特點實現(xiàn)clka也clkb的信號超前/滯后檢測。設(shè)置pre為輸出斷口信號，當(dāng)pre=1時表示clka超前clkb；當(dāng)pre=0時表示clka滯后clkb。 MCU部分的軟件設(shè)計 MCU控制FPGA電路框圖MCU控制FPGA框圖圖如下：ClkaClkbFPGA板 fenClk dsel89c5140MHz石英晶體震蕩器19bitA信號B信號圖41 FPGA 與單片機的連接控制框圖 MCU控制FPGA的軟件設(shè)計思路是：單片機不斷地從FPGA讀取信號的周期和A、B信號相位差所對應(yīng)的時間差，讀取數(shù)據(jù)后進(jìn)行有關(guān)計算，并通過轉(zhuǎn)換后，送出給顯示模塊，實現(xiàn)頻率和相位差的顯示。 MCU控制FPGA各程序流程圖單片機主程序流程圖如圖所示：開始初始化從FPGA讀A信號周期和AB信號下降沿時間差計算A信號頻率和AB信號相位差送數(shù)據(jù)顯示圖42單片機主程序流程圖單片機在獲取FPGA 的數(shù)據(jù)時，開始的是一般的讀取指令MOV指令，分別從單片機的P0口、P2口和P1口的低3位讀入數(shù)據(jù)，組合為一個19為的二進(jìn)制數(shù)據(jù)，、。經(jīng)過多次測試，采用這種方式獲得了比較好的效果。單片機讀取FPGA數(shù)據(jù)的流程圖如圖所示：選通A信號周期時間 打開門 FPGA釋放數(shù)據(jù)P0、PP2分別讀據(jù)并存入周期數(shù)據(jù)緩沖區(qū)關(guān)門 FPGA禁止釋放數(shù)據(jù)選通AB信號時間差 打開門FPGA釋放數(shù)據(jù)P0、PP2分別讀據(jù)并存入時間差數(shù)據(jù)緩沖區(qū)關(guān)門 FPGA禁止釋放數(shù)據(jù)返回 圖43讀取FPGA數(shù)據(jù)的流程圖單片機從FPGA讀取信息后，對信息進(jìn)行計算，算出信號A的頻率，其流程圖如圖所示：調(diào)用除法，計算1千萬/A周期調(diào)用二進(jìn)制BCD轉(zhuǎn)換程序調(diào)用壓縮BCD碼轉(zhuǎn)換成單字節(jié)BCD碼程序存入數(shù)據(jù)到顯示緩存返回 圖44計算A的頻率程序流程圖由于A、B信號是兩路頻率相同、相位不同的正弦波信號，因此經(jīng)過整形電路后形成頻率相同，時間上不重合的兩路信號，這樣，F(xiàn)PGA可以計算出兩路信號的時間差，從而可以計算出A、B信號的相位差，其程序流程圖如圖所示：調(diào)用乘法，計算3600△t=N調(diào)用除法，計算N/A周期調(diào)用二進(jìn)制BCD轉(zhuǎn)換程序調(diào)用壓縮BCD碼轉(zhuǎn)換為單字節(jié)BCD碼程序存入數(shù)據(jù)到顯示緩存返回 圖45 計算AB相位差程序流程圖 MCU控制顯示模塊的軟件設(shè)計 單片機控制顯示MCU電路的功能是負(fù)責(zé)讀取FPGA采集到的數(shù)據(jù)，并根據(jù)這些數(shù)據(jù)計算待測正弦波信號的頻率及兩路同頻率正弦波信號之間的相位差，同時通過功能鍵切換，顯示出待測信號的頻率和相位差。單片機從FPGA讀取信息后，需要將信號送到輸出端顯示出來。在系統(tǒng)的顯示軟件模塊中，74LS164的連接方式是：74LS164的輸出Q0～Q7分別接LED數(shù)碼管的dp、g、f、e、d、c、b、a，并且Q7連接下一個74LS164的A、B端，時鐘CLK連接單片機的TXD端，第一片芯片的AB端連接單片機的RXD端，74LS164芯片的主控復(fù)位端接高電平VCC。 單片機控制顯示程序流程圖 從FPGA讀取信息后，將信號送到輸出端顯示出來，即單片機通過顯示子程序?qū)⑿畔⑺偷斤@示電路顯示出來，顯示程序流程圖如圖所示：顯示開始 =0？顯示頻率，賦頻率的初始地址顯示相位差，賦相位初始地址 顯示處理 查表顯示指針減1—0？退出顯示Y N Y N 圖46顯示程序流程圖 鍵盤子程序流程圖為了由6位LED數(shù)碼管能分別顯示頻率或相位差，并能由人選擇控制，設(shè)計一個案件開關(guān)來完成切換，鍵盤子程序流程圖如圖所示入口有鍵按下（=0）？N 東華理工大學(xué)長江學(xué)院畢業(yè)設(shè)計（論文） 軟件延時10ms消抖 N 有鍵按下（=0）？CPL 出口圖47 鍵盤子程序流程圖東華理工大學(xué)長江學(xué)院畢業(yè)設(shè)計（論文） 東華理工大學(xué)長江學(xué)院畢業(yè)設(shè)計（論文） 程序 5 程序 FPGA的VHDL源程序 FPGA的開發(fā)是在MAX+plusII開發(fā)軟件平臺下及EDA實驗開發(fā)裝置上完成的。其VHDL源程序代碼入下； Phase measuring meter VHDL,programLibrary ieee。use 。use entity test2 is port(dsel:in std_logic。 clka:in std_logic。 clkb:in std_logic En,resl:in std_logic Clkac,clkabc:out std_logic。clkac:out std_logicdataac:out std_logic_vector(18 downto 0)。databc:out std_logic_vector(18 downto 0)。calc,calbc:out std_logic。dac:out std_logic_vector(18 downto 0)。clrac:out std_ogic。enac:out std_logic。loadac:out std_logic。data:out std_logic_vector(18 downto 0))。End entuty szxwy。Archiecture art of szxwy isSignal clkf:std_logic。Signal dataa:std_logicvector(10 dwnto 0)。Signal datab:std_logicvector(10 dwnto 0)。Signal clb:std_logic。Signal da:std_logicvector(10 dwnto 0)。Signal clra:std_logic。Signal ena:std_logic。Signal loada:std_logic。Begin信號分頻模塊Fpq:block is Begin Process(clk) is Variable temp:integer range 0 to 4。 Varible cl:std_logic。 Begin If rising_edge(clk)then If temp=3 then Temp:=0 cl:=39。139。:ElseTemp:=temp+1:Cl:=39。039。End if:End if:Clke=cl。Clkfc=clkf。 仿真觀測輸出用End process。End block fpq: 控制信號產(chǎn)生模塊Kzxh:block isSignal :std_logic。Signal cla