【正文】 這次畢業(yè)設(shè)計是在高浪琴老師的指導(dǎo)下完成的，MCU和FPGA的數(shù)字式相位測量儀的設(shè)計與制作在這里我要感謝幫助我的高老師，從課題的分析，資料的查詢，設(shè)計的進(jìn)展到畢業(yè)論文的撰寫都包含著高老師對我辛勤、耐心的指導(dǎo)和幫助，使我能夠完成這次的畢業(yè)設(shè)計！高老師在數(shù)字設(shè)計領(lǐng)域的專長、在治學(xué)上的認(rèn)真嚴(yán)謹(jǐn)態(tài)度給我留下深刻的印象，是我學(xué)習(xí)的榜樣，再一次誠摯的感謝導(dǎo)師對我的幫助！同時還要感謝幫助過我的同學(xué)王曦祥在制作論文過程中給予我的幫助！感謝大學(xué)四年中教授我知識的所有老師！感謝大學(xué)來四年中在生活學(xué)習(xí)上幫助過我的老師、同學(xué)！東華理工大學(xué)長江學(xué)院畢業(yè)設(shè)計（論文） 參考文獻(xiàn) 東華理工大學(xué)長江學(xué)院畢業(yè)設(shè)計（論文） 參考文獻(xiàn) 參考文獻(xiàn)1 Altera Digital Library[M].，Altera .2 Altera公司，Data Book 2000 0:1502043 22 Altera公司，Max+PlusII Getting Started o:561354 盧毅，VHDL與數(shù)字電路設(shè)計[M].北京:科學(xué)出版社，2001.5 孫涵芳，.Intel 16位單片機(jī)[M].北京:北京航空航天大學(xué)出版社，1999.6 樓然苗，李光飛 。NBYTES X M BYTES=N+M BYTES HERE N=3。039。 仿真觀測輸出用End process。 thenClra=39。Clkac=clka。Signal da:std_logicvector(10 dwnto 0)。use entity test2 is port(dsel:in std_logic。由前面的分析可知，datab和dataa都是19bit的二進(jìn)制數(shù)據(jù)。這種方案發(fā)揮了單片機(jī)控制運(yùn)算能力強(qiáng)的特點(diǎn)，同時也充分的利用了FPGA數(shù)據(jù)采樣速度快、資源豐富的有點(diǎn)。s，即頻率f。不妨令被測信號周期為T，相位差為?，相位差?對應(yīng)的時間差是Т?則有比例關(guān)系式 T: 360 186。 hardware and software are mainly introduced in Lhe paper. The detailed hardware circuits and main program oI39。system software are given. The practice shows LhaL Lhe phase measuringinstrument is good in performance and it has been successfully used in Lhe contest oI39。=T?: ? (21)由此可以推導(dǎo)得到 (22) 式(22)說明，相位差?與T?有著一一對應(yīng)關(guān)系，可以通過測量時間差T?及信號周期T，計算得到相位差?相位差的測量本質(zhì)是時間差T?及信號周期T的測量。 = 10 MHz的時鐘脈沖作為時標(biāo)信號。將數(shù)據(jù)采集交FPGA完成，可以準(zhǔn)確地采集到兩個同頻率正弦信號的相位差所對應(yīng)的時間差以及信號的周期，從而提高了系統(tǒng)的可靠性。為了實(shí)現(xiàn)第（2）點(diǎn)的功能，應(yīng)該要產(chǎn)生：①計數(shù)器清零信號；②計數(shù)器使能信號；③其他控制信號的邏輯電路。 clka:in std_logic。Signal clra:std_logic。 仿真觀測輸出用Clkbc=clkb。139。End block sjjc。=datadataa。M=3 MOV 30H,03H MOV 31H,03HMULTT MOV A,AD0 MOV E3,AD1 MOV R2,A ADD A,R3 INC A MOV AD2,A MOV A,ADB CLR C SUBB A,R3 MOV AD6,A MOV R1,A SUBB A,R2 MOV AD5,A INC R2MULNMZ:: MOV R1,00H DEC R1 DJNZ R2,MULNMZMULNML: MOV R2,AD0 MOV R1,AD6 MOV R0ADA CLR 00HMULNML: MOV A,ADB MJZ MULNMD MOV B,R0 MUL AB ADD A,2R1 MOV R1,A JNB 00H,MULNM1 INC BMULNM1: MOV A,B DEC R1 ADDC A,2R1 MOV R1,A MOV 00H,C DEC R0 DJNZ R2,MULNMMULNMD MOV R0,AD5 CLR A MOV R2,AD2MULNMS: XCH A,R0 INC R0 DJNZ R2,MULNMS DJNZ R3,MULNMB RET NOP PC值出錯處理 NOP 空操作 NOP 空操作 LJMP MIAN 重新復(fù)位啟動 END********************************************************************PROC X3600 ；為了計算時間差乘以3600，分別把被乘數(shù)（時間差）和乘數(shù)（3600） 送到4DH~4FH和5DH~5FH中。 2N BYTE/N BYTE=N BYTE,HERE=3 IN 3IH 。51系列單片機(jī)設(shè)計實(shí)例在這次的課程設(shè)計中我設(shè)計完成了基于MCU和FPGA的數(shù)字式相位測量儀的設(shè)計與制作。PC值出錯處理NOP ；空操作NOP ；空操作LJMP MIAN ；重新復(fù)位起動 END***********************************************************************PROC DIVD1DIVD1: NOP。 空操作 NOP ；空操作 LJMP MIAN ；重新復(fù)位啟動 END**********************************************************************PROC MULNM ； 多字節(jié)乘法子程序MULNM:NOP。 thenCase rsel isWhen39。Dac=da。039。BeginClka=not clkaa:Clkb=not clkbb。Signal clb:std_logic。use 。（2）19bit的加1計數(shù)器da，完成對clkf的計數(shù)，以便分別得到與相位差對應(yīng)的時間差數(shù)據(jù)datab和待測信號的周期數(shù)據(jù)datas。東華理工大學(xué)長江學(xué)院畢業(yè)設(shè)計（論文） 系統(tǒng)硬件設(shè)計 3 系統(tǒng)硬件設(shè)計 系統(tǒng)硬件電路總圖圖31系統(tǒng)總體電路原理 系統(tǒng)電路原理說明我們采用MCU與FPGA相結(jié)合的方案來完成低頻數(shù)字相位測量儀的設(shè)計，單片機(jī)與FPGA相結(jié)合的方案，將硬件系統(tǒng)分為數(shù)據(jù)采樣處理機(jī)單片機(jī)最小系統(tǒng)兩個部分。s的時間間隔，為了兼顧MCU計算和時標(biāo)信號獲得的方便，我們采用周期Т?=0. 1181。測量儀有2路輸入被測信號，他們是2個同頻率的正弦信號，被測信號的頻率范圍為20 Hz～20 kHz，幅度分別為Uр～р（1～5）V，且兩者幅度不一定相等。 Lhe design strategy, design oI39。 electronic design I39。時間的測量有多種方法，由一般常識可知,MCU應(yīng)用系統(tǒng)一般能較好地實(shí)現(xiàn)各種不同的測量及控制功能,但有時達(dá)不到設(shè)計要求的設(shè)計指標(biāo),然而FPGA運(yùn)算速度快、資源豐富、編程方便的特點(diǎn)，往往能滿足一些設(shè)計要求比較高的技術(shù)指標(biāo)。 當(dāng)選定f。由于單片機(jī)具有較強(qiáng)的運(yùn)算、控制能力，因此，我們使用單片機(jī)最小系統(tǒng)完成讀取FPGA的數(shù)據(jù)，并根據(jù)所讀取的數(shù)據(jù)計算待測信號的頻率和相位差。根據(jù)系統(tǒng)設(shè)計方案知，F(xiàn)PGA與MCU之間的數(shù)據(jù)傳送采用19根I/O口線（19bit），而dataa及datab均是19bit的二進(jìn)制數(shù)據(jù)，因此，設(shè)計一個二選一的數(shù)據(jù)選擇器，以便有選擇的將dataa或者datab送到FPGA的輸出端口data。 clkb:in std_logic En,resl:in std_logic Clkac,clkabc:out std_logic。Signal ena:std_logic。 仿真觀測輸出用Process(clka)is Begin If rising_edge(clka) then Cla=not cla。ElseClra=39。數(shù)據(jù)鎖存模塊Sjsc:block isBeginProcess(clb) is 時間差數(shù)據(jù)進(jìn)程BeginIf clb39。When39。N BYTES X M BYTES=N+M BYTES HERE N=3。(4A,4B,4C,4D,4E,4FH)/(5D,5E,5FH)=(4D,4E,4FH) MOV 30H,06H 。北京：北京航空航天大學(xué)出版社，20037 袁慰平，孫志忠，吳宏偉，[M].南京:東南大學(xué)出版社，2000.8 朱宇光編著，單片機(jī)應(yīng)用新技術(shù)教程