【正文】 如下： ① TP（ ）： TF=0 時等精度測頻； TF=1 時測脈寬； ② CLR/TRIG（ ）：當 TF=0 時系統(tǒng)全清零功能；當 TF=1 時CLRTRIG 的上跳沿將啟動 CNT2 ，進行脈寬測試計數(shù)； ③ ENDD （ ）：脈寬計數(shù)結束狀態(tài)信號， ENDD=1 計數(shù)結束； ④ CHOICE（ ）：自校 /測頻選擇， CHOICE=1 測頻； CHOICE=0自校； ⑤ START（ ）：當 TF=0 時，作為預置門閘，門寬可通過鍵盤由單片機控制， START=1 時預置門開；當 TF=1 時， START 有第二功能，此時，當 START=0 時測負脈寬，當 START=1 時測正脈寬。 C H K FF INC H O ISF O U TF INS T A R TC L RF S DC L K 1E E N DC L K 2C L R CC L RC L KQ [3 1 ..0 ]C N T 1Q 1 [3 1 ..0 ]Q 2 [3 1 ..0 ]S E L [2 ..0 ]O O [7 ..0 ]C L RQ [3 1 ..0 ]C N T 2C L KC L RS T A R TF IN P U LE N D DC O N T R L2C L K 2F S DC N LP U LC L K O U TG A T EF IN C O N T R LD S E L2 4427O U T P U T4 1E E N D9O U T P U T4 2O O [7 ..0 ]O U T P U T4 3E N D D61 01 41 5C H E KFF IN P U TC H O IC EIN P U TV C CIN P U TV C CIN P U TV C CIN P U TV C CIN P U TV C CIN P U TV C CIN P U TV C CIN P U TV C CS T A R TC L R T R IGF S T DS E L [2 ..0 ]T F1 81 61 71 92 08 圖 測頻模塊邏輯圖 二 各模塊功能和工作步驟如下 ： （一） 測頻 /測 周期的實現(xiàn) 被測信號脈沖從 CONTRL 模塊的 FIN 端輸入，標準頻率信號從CONTRL 的 FSD 端輸入， CONTRL 的 CLR 是此模塊電路的工作初始化信號輸入端。 ④ 計數(shù)結束后， CONTRL 的 EEND 端將輸出低電平來指示測量計數(shù)結束，單片機得到此信號后，即可利用 ADRC（ ）， ADRB（ ）， ADRA（ ）分別讀回 CNT1 和 CNT2 的計數(shù) 值，并根據(jù)精度測量公式進行運算，計算出被測信號的頻率或周期值。該信號的上沿和下沿信號對應于未經(jīng)處理時的被測信號 50%幅度時的上沿和下沿 .被測信號從 FIN端輸入 ,CLR為初始化信號 START 為工作使能信號 .CONTRL2 模塊的 PUL 端與 GATE 的輸入端 PUL 連接 . 圖 脈沖寬度測量原理圖FINSTART CLRD QCVCCD QCVCCD QCCONTRL2VCCENDDPUL23PLENDGT 圖 脈沖 寬度測量原理圖 測量脈沖寬度的工作步驟如下 : ① 向 CONTRL 的 CLR 端送一個脈沖以便進行電路的工作狀態(tài)初始化 . ② 將 GATE的 CNL端置高電平 ,表示開始脈沖寬度測量 ,這時 CNT2的輸入信號為 FSD. ③ 在被測脈沖的上沿到來時 ,CONTRL2的 PUL端輸出高電平 ,標準頻率信號進入計數(shù)器 CNT2. ④ 在被測脈沖的下沿到來時 ,CONTRL2的 PUL端輸出低電平 ,計數(shù)器 CNT2 被關斷 . ⑤ 由單片機讀出計數(shù)器 CNT2 的結果 ,并通過上述測量原理公式計算出脈沖寬度 . （四） 電路顯示模塊 系統(tǒng)硬件電路中，單片機 MCU 與 FPGA 進行數(shù)據(jù)交換占用了P0 口、 P1 口和 P3 口，因此數(shù)據(jù)顯示電路的設計采用靜態(tài)顯示的方式，顯示電路由 8個共陽極七段數(shù)碼管和 8 片 1 位串入 8位并出的 74LS164 芯片組成。 USE 。 鎖存信號 EN: OUT STD_LOGIC。 定義變量 BEGIN PROCESS(CLK) BEGIN IF(CLK39。 計數(shù)大于 15,清零 ELSE Q=Q+39。 EN=NOT Q(3)。 END ART。 USE 。 ARCHITECTURE ART OF CB10 IS 結構體 BEGIN PROCESS(CLK,CLR,EN) BEGIN IF CLR=39。139。 允許計數(shù) END IF。 END ART。 USE 。 計數(shù)器清零信號 QA,QB,QC,QD: BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0))。 計數(shù)輸出信號 END COMPONENT。 BEGIN CLK2=NOT QA(3)。 元件引用例示 U2:CB10 PORT MAP(CLK2,EN,CLR,QB)。 第三節(jié) 鎖存與譯碼顯示控制電路模塊的 VHDL源程序 一 譯碼顯示電路的 VHDL 源程序 程序 LIBRARY IEEE。 七段譯碼輸出信號 END。 二 鎖存與譯碼顯示控制模塊的 VHDL 源程序 程序 LIBRARY IEEE。 LEDA,LEDB,LEDC,LEDD: OUT STD_LOGIC_VECTOR(6 DOWNTO 0))。 LED: OUT STD_LOGIC_VECTOR(6 DOWNTO 0))。139。 QDL=QD。 元件引用例示 U1: BCD7 PORT MAP(QBL,LEDB)。 程序主要講述了調(diào)用七段譯碼器的顯示，將輸入的信號經(jīng)過譯碼之后在七段譯碼器上進行顯示。 ENT,LOCKT,CLRT: BUFFER STD_LOGIC。 SIGNAL QAS,QBS,QCS,QDS: STD_LOGIC_VECTOR(3 DOWNTO 0)。 COMPONENT COUNT 元件 COUNT引用說明語句 PORT(CLK,EN,CLR: IN STD_LOGIC。 QA,QB,QC,QD: IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 LOCKT=LOCKS。 元件引用例示 U3:LOCK PORT MAP(LOCKS,QAS,QBS,QCS,QDS,Z1,Z2,Z3,Z4)。 二 待測信號脈沖計數(shù)器的仿真 圖 測信號脈沖計數(shù)器的仿真 圖 顯示的是測信號脈沖計數(shù)器的仿真圖，以圖文的形式更直接的表現(xiàn)了信號脈沖的計數(shù)值，簡介明了。 結論 本設計采用 EDA 技術，利用測頻法的原理和 VHDL 語言，采用自頂向下的設計方法，實現(xiàn)了 1Hz～ 10kHz 測量范圍的四位十進制的數(shù)字頻率計，并在 MAX+PLUSⅡ軟件平臺下對設計項目進行的了編譯和時序仿真。