【正文】 理圖 見附錄 B 所示，以 8 分頻為例子進(jìn)行仿真，其仿真結(jié)果如圖 所示 ： 選擇按鈕 撥碼開關(guān) FPGA 輸出信號 發(fā)光二級管 數(shù)碼管 第 14 頁 圖 頂層文件波形仿真結(jié)果圖 P=0， q=0 ， v =0：偶數(shù)分頻， f1=1（表明第一個發(fā)光二極管亮）， f2=f3=f4=f5=0； Rst=0 時，不分頻。保存編譯。模塊的正確性已在上面的介紹中進(jìn)行驗(yàn)證了。 信號輸出：把分頻后的信號進(jìn)行輸出。 FPGA：根據(jù)前面的輸入來確定何種分頻器進(jìn)行工作。 撥碼開關(guān)：提供分頻的系數(shù)。 第 13 頁 頂層框圖設(shè)計 圖 頂層框 圖設(shè)計原理圖 該頂層框圖主要由六個部分組成：選擇按鈕，撥碼開關(guān)，二極管，分頻器種類選擇，信號輸出。 y6：位選擇信號。 a,b,c,d:表明分頻系數(shù) 偶數(shù)分頻： 2， 4， 6， 8， 10， 12， 14 奇數(shù)分頻： 1， 3， 5， 7， 9， 11， 13， 15 半整數(shù)分頻： — 占空比分頻： 1:1， 1:2， 1:3， 2:1， 2:2， 2:3， 3:1， 3:2， 3:3 小數(shù)分頻： — y：輸出信號。 P=0， q=0 ， v =0 :偶數(shù)分頻， f1=1， f2=f3=f4=f5=0； P=0， q=0， v =1 :奇數(shù)分頻， f2=1， f1=f3=f4=f5=0； P=0， q=1 ， v =0:半整數(shù)分頻， f3=1， f1=f2=f4=f5=0； P=0， q=1 ， v =1:可預(yù)置占空比分頻， f4=1， f1=f2=f3=f5=0； P=1， q=0 ， v =0:小數(shù)分頻， f5=1， f1=f2=f3= f4=0； clk：時鐘信號。具體功能如下： p， q， v：功能選擇按鈕。因?yàn)橛行?shù)和分?jǐn)?shù)分頻，所以預(yù)置端口較多，但是可 調(diào)性也達(dá)到了最大。小數(shù)分頻時 m、 n 分別調(diào)整整數(shù)部分和小數(shù)部分；分?jǐn)?shù)分頻時 j 調(diào)整整數(shù)部分，而 m、 n 分別控制分母和分子值。 任意倍數(shù)分 頻器 加入控制模塊就 可以將上 述 4 種分頻器集成到一起，變成任意數(shù)值分頻器，頂層原理見圖 第 11 頁 圖 任意倍數(shù)分頻器框圖 當(dāng)輸入的二進(jìn)制數(shù) a=00 時實(shí)現(xiàn)偶數(shù)和占空比不等于 50％ 的奇數(shù)分頻 ， a=01 時實(shí)現(xiàn)占空比為 50％ 的奇數(shù)分頻， a=10 和 ll 時分別實(shí)現(xiàn)小數(shù)和分?jǐn)?shù)分頻。將小數(shù)部分 6 按倍累加，假設(shè)累加的值為 a，如果 a＜ 10 則進(jìn)行 3 分頻， a＜ 10 的話下一次則加上 6，此后，如果 a≥ 10 則進(jìn)行 4 分頻， 4 分頻過后再將累加值減去 4 后與 10 比較以決定下一次分頻是 4 分頻還是 3分頻，計算過程見表 。不管是幾位小數(shù)總要進(jìn)行兩種系數(shù)的分頻，兩種分頻究竟如何交義進(jìn)行，可以根據(jù)一定的規(guī)律計算出來，下面以 分頻為例進(jìn)行講解。假設(shè)要進(jìn)行 m， n分頻 （ m、n 都是整數(shù)，且 n＜ 10），因?yàn)橹挥幸晃恍?shù)，所以總共要進(jìn)行 10 次分頻，總的規(guī)律 是進(jìn)行 n 次 m+1 分頻， 10n 次ｍ分頻。分?jǐn)?shù)分頻器 ， 其 中 j、 m、 n 分別取 1 6， 故實(shí)現(xiàn)了 6311 分頻 ， 參數(shù) n n2用來調(diào)節(jié)占空比。究竟是進(jìn)行 j+1 分頻還是 j 分頻就看累加的結(jié)果是大于等于分母還是小于分母。假設(shè)進(jìn)行 jnm .分頻 ， 總分頻次數(shù)由分母 m決定 ， 規(guī)律是進(jìn)行 n 次 j+1 分頻和 mn 次 j 分頻。然后通過待分頻時鐘下降沿觸發(fā)計數(shù) ,采用和上升沿觸發(fā)的計數(shù)相似的方法，可以產(chǎn)生另外一個三分頻的時鐘， 然后下降沿產(chǎn)生的三分頻時鐘和上升沿產(chǎn)生的時鐘 進(jìn)行邏輯或運(yùn)算 ,就可得到占空比為50%的三分頻時鐘 [6]。然后對兩個占空比非 50%的 N 倍奇數(shù)分頻時鐘進(jìn)行邏輯或運(yùn)算，就能得到一個占空比為 50%的 N 倍奇數(shù)分頻時鐘。這種方法可以實(shí)現(xiàn)占空比為 50%的任意偶數(shù)分頻 等占空比的奇數(shù)分頻 方法 占空比為 50%的 N 倍 (N 為奇數(shù) )分頻的實(shí)現(xiàn)方法 :首先通過時鐘的上升沿觸發(fā)進(jìn)行計數(shù)，當(dāng)計數(shù)到某一個特定值時對計數(shù)輸出進(jìn)行翻轉(zhuǎn)，然后經(jīng)過 (N1)/2 個輸入時鐘，再次對計數(shù)輸出進(jìn)行翻轉(zhuǎn)，從而得到一個占空比非 50%的 N 倍奇數(shù)分頻時鐘。支持 MAX7000/MAX3000 等乘積項(xiàng)器件 [12]。 Quartus 平臺與Cadence、 ExemplarLogic、 MentorGraphics、 Synopsys 和 Synplicity 等 EDA 供應(yīng)商的開發(fā)工具相兼容。 Altera 的 Quartus II 可編程邏輯 軟件 屬于第四代 PLD 開發(fā)平臺。Quartus II 作為一種可編程邏輯的設(shè)計環(huán)境 , 由于其強(qiáng)大的設(shè)計能力和直觀易用的接口，越來越受到數(shù)字系統(tǒng)設(shè)計者的 喜愛和 歡迎 [11]。Quartus II 支持 的 器件類型 非常 豐富 ，其 圖形界面 也易于操作 。 此外， Quartus II 通過和 DSP Builder 工具與 Matlab/Simulink 相結(jié)合，可以方便地實(shí)現(xiàn)各種 DSP 應(yīng)用系統(tǒng)；支持 Altera 的片上可編程系統(tǒng)（ SOPC）開發(fā)，集系統(tǒng) 設(shè)計、嵌入式軟件開發(fā) 、可編程 邏輯設(shè)計 于一體，是一種綜合性的開發(fā)平臺 [10]。 Quartus II 可以在 XP、 Linux 以及 Unix 上使用，除了可以使用 Tcl 腳本 完成設(shè)計流程外，提供了完善的用戶圖形界面設(shè)計方式。 由于 VHDL 語言是一種描述、模擬、綜合、優(yōu)化和布線的標(biāo)準(zhǔn)硬件描述語言，因此它可以使設(shè)計 成果在設(shè)計人員之間方便地進(jìn)行交流和共享，從而減小硬件電路設(shè)計的工作量，縮短開發(fā)周期 [8]。在設(shè)計過程中，設(shè)計人員可以建立各種可再次利用的模塊，一個大規(guī)模的硬件電路的設(shè)計不可能從門級電路開始一步步地進(jìn)行設(shè)計，而是一些模塊的累加。當(dāng)硬件電路的設(shè)計描述完成以后， VHDL 語言允許采用多種不同的器件結(jié)構(gòu)來實(shí)現(xiàn) [7]。 VHDL 語言的設(shè)計描述與器件無關(guān) 采用 VHDL 語言描述硬件電路時，設(shè)計人員并不需要首先考慮選擇進(jìn)行設(shè)計的器件。 VHDL 語言既支持標(biāo)準(zhǔn)定義的 數(shù)據(jù)類型 ，也支持用戶定義的數(shù)據(jù)類型，這樣便會給硬件描述帶來較大的自由度。同時， VHDL 語言也支持慣性延遲和 傳輸延遲 ，這樣可以準(zhǔn)確地建立硬件電路的模型。 VHDL 語言設(shè)計 方法靈活多樣，既支持自頂向下的設(shè)計方式，也支持自底向上的設(shè)計方法； 既支持 模塊化設(shè)計 方法，也支持層次化設(shè)計方法 [5]。同時，它還具有多層次的電路設(shè)計描述功能。 VHDL 語言能夠成為標(biāo)準(zhǔn)化的硬件描述語言并獲得廣泛應(yīng)用，它自身必然具有很多其他硬件描述語言所不具備的優(yōu)點(diǎn)。 VHDL 系統(tǒng)設(shè)計與其他硬件描述語言相比，具有 比較 強(qiáng)的行為描述能力，從而決定了 它 成為系統(tǒng)設(shè)計領(lǐng)域最佳的硬件描述語言 之一 。最后把適配后生成的下載或配置文件通過編程器或編程電纜下載到具體的 FPGA/CPLD 器件中去，以便進(jìn)行硬件調(diào)試和驗(yàn)證，從而實(shí)現(xiàn)可編程的專用集成電路 ASIC 的設(shè)計。 VHDL語言 具有自頂向下和基于庫的設(shè)計特點(diǎn)。另外， VHDL 還 支持慣性延遲和傳輸延遲，還 第 5 頁 可以準(zhǔn)確地建立硬件電路模型。 VHDL 語言具有多層次描述系統(tǒng)硬件功能的能力， 既可以描述系統(tǒng)級電路，又可以描述門級電路。 VHDL 語言 主要應(yīng)用 于 數(shù)字電路 系統(tǒng) 的設(shè)計。 VHDL 語言和 QUARTUS II 簡介 VHDL 語言 簡介 VHDL（ VHSIC（ Very High Speed Integrated Circuit） Hardware Description Language）是超高速集成電路硬件描述語言 ， 是一種用于電路設(shè)計的高級語言。 其中 Altera 作為世界老牌可編程邏輯器件的廠家，是當(dāng)前世界范圍內(nèi)市場占有率最大的廠家，它和Xilinx 主要生產(chǎn)一般用途 FPGA，其主要產(chǎn)品采用 RAM 工藝。 CPLD 和 FPGA 還有一個區(qū)別： CPLD 下電之后，原有燒入的邏輯結(jié)構(gòu)不會消失；而 FPGA 下電之后，再次上電時，需要重新加載 FLASH 里面的邏輯代碼，需要一定的加載時間。允許他們的設(shè)計隨著系統(tǒng)升級或者動態(tài)重新配置而改變。 CPLD 和 FPGA 另外一個區(qū)別是大多數(shù)的 FPGA 含有高層次的內(nèi)置模塊（比如加法器 和乘法器）和內(nèi)置的 記憶體 。這樣的結(jié)果是缺乏編輯靈活性，但是卻有可以預(yù)計的延遲時間和 邏輯單元 對連接單元高比率的優(yōu) 點(diǎn)。 CPLD 是一個有點(diǎn)限制性的結(jié)構(gòu)。 CPLD 邏輯門的密度在幾千到幾萬個 邏輯單元之間，而 FPGA 通常是在幾萬到幾百萬。 早在 1980 年代中期， FPGA 已經(jīng)在 PLD 設(shè)備中扎根。這樣，同一片 FPGA，不同的編程數(shù)據(jù)，可以產(chǎn)生不同的電路功能。 FPGA 的編程無須專用的 FPGA 編程器 ，只須用通用的 EPROM、PROM 編程器即可。 加電時， FPGA 芯片將 EPROM 中數(shù)據(jù)讀入片內(nèi)編程 RAM 中，配置完成后，F(xiàn)PGA 進(jìn)入工作狀態(tài) 。 FPGA 是由存放在片內(nèi) RAM 中的程序來設(shè)置其工作狀態(tài)的，因此，工作時需要對片內(nèi)的 RAM 進(jìn)行編程。 FPGA 是 ASIC 電路中設(shè)計周 期最短、開發(fā)費(fèi)用最低、風(fēng)險最小的器件之一。 FPGA 可做其它全定制或半定制 ASIC 電路的中試樣片。目前主流的 FPGA 仍是基于查找表技術(shù)的，已經(jīng)遠(yuǎn)遠(yuǎn)超出了先前版本的基本性能，并且整合了常用功能（如 RAM、時鐘管理和 DSP）的硬核（ ASIC 型）模塊 ： FPGA 芯片主要由 6 部分完成，分別為：可編 程輸入輸出單元、基本可編程邏輯單元、完整的時鐘管理、嵌入塊式 RAM、豐富的布線資源、內(nèi)嵌的底層功能單元和內(nèi)嵌專用硬件模塊。另外一種方法是用 CPLD（復(fù)雜 可編程邏輯器件備）。廠商也可能會提供便宜的但是編輯能力差的 FPGA。 FPGA 一般來說比 ASIC（專用 集成芯片 ）的速度要慢，無法完成復(fù)雜的設(shè)計，但 第 3 頁 是 功耗 較低。 系統(tǒng)設(shè)計師 可以根據(jù)需要通過可編輯的連接把 FPGA 內(nèi)部的邏輯塊連接起來，就好像一個 電路 試驗(yàn)板被放在了一個 芯片 里。這些可編輯元件可以被用來實(shí)現(xiàn)一些基本的邏輯門 電路 （比如 AND、 OR、 XOR、 NOT）或者更復(fù)雜一些的組合功能比如解碼器或數(shù)學(xué)方程式。它是當(dāng)今數(shù)字系統(tǒng)設(shè)計的主要硬件平臺 ，其主要特點(diǎn)就是完全由用戶通過軟件進(jìn)行配置和編程，從而完成某種特定的功能，且可以反復(fù)擦寫。 分頻系數(shù)設(shè)置：偶數(shù)分頻： 2， 4， 6， 8， 10， 12， 14 奇數(shù)分頻： 1， 3， 5， 7， 9， 11， 13， 15 半整數(shù)分頻： — 占空比可調(diào)的分頻 ： 1:1， 1:2， 1:3， 2:1， 2:2， 2:3， 3:1， 3:2， 3:3 小數(shù)分頻： — FPGA 概述 FPGA(Field Programmable Gate Array) 現(xiàn) 場 可編 程邏 輯門 陣列 ， 它是 在 PAL（ Programmable Array Logic） 、 GAL(generic array logic)、 CPLD(Complex Programmable Logic Device)等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。由計數(shù)器或計數(shù)器的級聯(lián)構(gòu)成各種形式的偶數(shù)分頻及非等占空比的奇數(shù)分頻實(shí)現(xiàn)起來較為簡單，但對半整數(shù)分頻及等占空比的奇數(shù)分頻實(shí)現(xiàn)較為困難，小數(shù)分 第 2 頁 頻和分?jǐn)?shù)分頻更困難 。 在數(shù)字系統(tǒng)的設(shè)計中，設(shè)計人員會遇到各種形式的分頻需求，如整數(shù)、小數(shù)、分?jǐn)?shù)分頻等。但是由于 FPGA內(nèi)部提供的鎖相環(huán)個數(shù)極為有限，不能滿足使用時的要求。 基于 FPGA 實(shí)現(xiàn)的分頻電路一般有兩種方法：一種是使用 FPGA 芯片內(nèi)部提供的鎖相環(huán)電路進(jìn)行分頻，如 ALTERA 提供的 PLL（ Phase Locked Loop）， Xilinx 提供的 DLL（ Delay Locked Loop）；第二種是使用硬件描述語言，如 VHDL、 Verilog HDL 等。由于現(xiàn)代電子產(chǎn)品的復(fù)雜度和集成度的日益提高，一般分離的中小規(guī)模集成電路組合已不能滿足要求，電路設(shè)計逐