基于cpld的數(shù)控分頻器及其應(yīng)用(doc畢業(yè)設(shè)計(jì)論文)-文庫(kù)吧資料
2025-06-24 15:21本頁(yè)面
【正文】 他抓住了主要矛盾，解決問題就變得容易多了。培養(yǎng)重點(diǎn)思維從重點(diǎn)問題突破，是高效能人士思考的一項(xiàng)重要習(xí)慣。：“一次做好一件事的人比同時(shí)涉獵多個(gè)領(lǐng)域的人要好得多。：“成功就是目標(biāo)的達(dá)成，其他都是這句話的注釋。 endif。 ifstate=0then ennspks=39。 end if。 if state=3 then state:=0。 en_spks=39。139。 分四個(gè)狀態(tài) begin if irrclk39。 genspks:process(irrclk) 定時(shí)控制15秒 variable countl5:integer range0to15。 irrclk=cou(1)。 end process。139。 signal cou :stdlogicvector(Idownto0)。 end if。0。1。139。thencount2:=notcount2。event and overspks=39。 endprocess。0。 產(chǎn)生overspks溢出信號(hào) else dig_count:=digcount+1。 若記滿，將預(yù)置數(shù)重新置入 overspks=39。then if dig_count=167ffthen b111,1111,1111。event and clk=39。 variable digcount:integer range0to167ff。鍛煉了動(dòng)手能力，給以后的學(xué)習(xí)指出了一個(gè)方向。此次系統(tǒng)設(shè)計(jì)給我提供了一個(gè)既動(dòng)手又動(dòng)腦、自學(xué)、獨(dú)立實(shí)踐的機(jī)會(huì)，使我養(yǎng)成了勤翻閱各種相關(guān)資料的習(xí)慣，將書本上的理論知識(shí)和實(shí)際有機(jī)地結(jié)合起來，鍛煉了實(shí)際分析問題和解決問題的能力，提高了適應(yīng)實(shí)際的能力，為今后的學(xué)習(xí)和實(shí)踐打下了良好的基礎(chǔ)。更重要的是在設(shè)計(jì)過程中培養(yǎng)鍛煉了我科學(xué)嚴(yán)謹(jǐn)?shù)膶W(xué)習(xí)、工作作風(fēng)和認(rèn)真的態(tài)度。對(duì)軟件工程的一些錯(cuò)誤理解有了重新的認(rèn)識(shí)。 通過的緊張工作，完成了我的設(shè)計(jì)任務(wù)——數(shù)控分頻器及其應(yīng)用。在應(yīng)用VHDL的過程中讓我真正領(lǐng)會(huì)到了其并行運(yùn)行與其他軟件順序執(zhí)行的差別及其在電路設(shè)計(jì)上的優(yōu)越性。在編程時(shí)，我充分使用了結(jié)構(gòu)化的思想，這樣程序檢查起來也比較方便，調(diào)試時(shí)也給了我很大方便，只要一個(gè)模塊一個(gè)模塊進(jìn)行調(diào)就可以了，充分體現(xiàn)了結(jié)構(gòu)化編程的優(yōu)勢(shì)。便于設(shè)計(jì)的復(fù)用繼承和升級(jí)更新，具有廣闊的應(yīng)用前景。整個(gè)系統(tǒng)集成在EPF10K10LC844可編程邏輯器件上，大大簡(jiǎn)化了外部電路，既減少了大量硬件連線，又降低了干擾，系統(tǒng)實(shí)現(xiàn)方便、性能穩(wěn)定。 本電路經(jīng)下載到EDA實(shí)驗(yàn)箱，結(jié)果正確。報(bào)時(shí)15s控制信號(hào)仿真波形如圖4所示。當(dāng)整點(diǎn)時(shí)，輸出高電平控制信號(hào)en_spks，此使能信號(hào)把輸出音樂信號(hào)的閘門開啟，音樂就演奏出來。 整點(diǎn)報(bào)時(shí)音樂電路整點(diǎn)報(bào)時(shí)音樂電路如圖4所示。圖3 小時(shí)計(jì)時(shí)及校準(zhǔn)電路圖 分、秒模塊分、秒電路為60進(jìn)制，低位計(jì)數(shù)器用10進(jìn)制計(jì)數(shù)器74162,RCO進(jìn)位信號(hào)反相后作為高位的CLK時(shí)鐘，高位用74161計(jì)數(shù)器，當(dāng)計(jì)到0110時(shí)，通過與 非門，反饋到CLRN清零端，反饋清零法構(gòu)成6進(jìn)制，兩位級(jí)連實(shí)現(xiàn)60進(jìn)制。需要校時(shí)的時(shí)候，置, settime=l，則小時(shí)計(jì)時(shí)器每秒增加1次，從而完成校時(shí)。校時(shí)電路，采用RS觸發(fā)器消除開關(guān)抖動(dòng)的二選一的校時(shí)方法，校時(shí)時(shí)鐘為1Hz信號(hào)。ClklMHz數(shù)控分頻計(jì)數(shù)器的時(shí)鐘頻率為1MHz,大小選擇應(yīng)該使發(fā)聲頻率在人們的正常聽覺范圍內(nèi)。這就是利用數(shù)控分頻器自動(dòng)演奏音樂的原理。原理如下:該計(jì)數(shù)器的模為2047，當(dāng)計(jì)數(shù)器記滿時(shí)，計(jì)數(shù)器產(chǎn)生一個(gè)溢出信號(hào)overspks，此溢出信號(hào)就是用作發(fā)音的頻率信號(hào)。 （MAHTaba） 音符查表電路即音調(diào)發(fā)生器實(shí)際上是一個(gè)查表電路，放置21個(gè)音樂簡(jiǎn)譜對(duì)應(yīng)的頻率表，主要作用是由簡(jiǎn)譜查找到對(duì)應(yīng)的頻率，而此頻率值作為初值，送到數(shù)控分頻計(jì)數(shù)器。因此真值表表示持續(xù)時(shí)間的表示方法為全音符重復(fù)4,2/4音符重復(fù)2,1/4音符重復(fù)1。由一個(gè)計(jì)數(shù)器來控制此真值表按順序輸出簡(jiǎn)譜，簡(jiǎn)譜的編碼為低音17，中音814，高音1521。3 設(shè)計(jì)過程3．1 數(shù)控分頻器系統(tǒng)各部分電路設(shè)計(jì) 系統(tǒng)方框圖如圖1所示 ：圖1 系統(tǒng)結(jié)構(gòu)方框圖 數(shù)控分頻器音樂演奏電路設(shè)計(jì) 產(chǎn)生音樂的兩個(gè)因素是音樂頻率和音響的持續(xù)時(shí)間，首先需要準(zhǔn)確地產(chǎn)生音樂中各音符所對(duì)應(yīng)的頻率信號(hào)，并根據(jù)音符的長(zhǎng)短控制節(jié)拍輸出時(shí)間。至今VHDL約有40年的發(fā)展歷史，1987年，VHDL成為IEEE標(biāo)
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