【正文】 活，它可以實現你所需要的任何數字電路，同時也可以制定出各種電路，這樣就大大減少了受制于專用芯片的束縛，真正達到了為自己的產品量身定做。通過不斷的反復調試，修改，最終完成本項方案設計。第5章 軟硬件的系統(tǒng)測試把寫好的VHDL程序進行引腳鎖定，綜合，適配，編程下載，調試。其系統(tǒng)的各個模塊的VHDL程序見附錄Ⅱ。50%： 50%奇數分頻模塊非50%奇數和任意占空比偶數分頻模塊的分頻時鐘也為1MHZ，其中fre_in 和 cycle_in為按鍵鍵值，這樣也達到了分頻系數和占空比可控的目的。 按鍵和顯示由于50%奇數分頻處理起來比其他整數分頻麻煩，所以將其作為單獨分頻模塊進行處理，而偶數任意占空比分頻和非50%奇數分頻作為令一個分頻模塊進行處理。該模塊的輸出為6個數碼管，其中4個顯示分頻系數，2個顯示占空比。Key_ph[1..0]為設置占空比的2個按鍵，輸出的鍵值為0到99。： 固定數值分頻該模塊的輸入為8個按鍵，其中2個按鍵為撥碼開關，分別為復位按鍵和使能輸出按鍵，當rst=1，及該按鍵按下時系統(tǒng)復位；當en=0，及該按鍵沒按下時，按鍵的鍵值輸出，en=1時為計數處理階段。也就是說本系統(tǒng)是對1MHZ時鐘頻率進行分頻，在實際中我們可以根據我們的需要改變分頻系數從而對其他時鐘頻率進行分頻。根據上面的分析，系統(tǒng)結構模塊有：固定數值分頻模塊，按鍵和顯示模塊，兩個占空比和分頻系數可控分頻模塊。由于硬件會產生時間延時，頻率大到一定程度時輸出的波形會有失真情況。74LS48是輸出高電平有效的中規(guī)模集成BCD七段顯示譯碼驅動器，74LS48的輸入端是四位二進制信號(8421BCD碼)，a、b、c、d、e、f、g是七段譯碼器的輸出驅動信號，高電平有效，可直接驅動共陰極七段數碼管，使能端全部懸空。它的低成本和優(yōu)化特征使Cyclone II 系列為各種各樣的汽車、消費、通訊、視頻處理、測試以及測量、和其他最終市場提供了理想的解決方案。Cyclone II器件通過使硅片的面積最小化，所以可以在單芯片上支持復雜的數字系統(tǒng)，而且在成本上還可以和ASIC進行競爭。： 硬件系統(tǒng)PCB Cyclone II芯片簡介在Cyclone I器件系列非常成功的基礎上，Altera公司的Cyclone II系列擴大了FPGA的密度，最多可以達到68416個邏輯單元，并且還提供了622個可用的輸入/。：FPGAEP2C8Q208C8N數碼管顯示按鍵該系統(tǒng)的硬件主要由FPGA模塊、數碼管顯示模塊和按鍵模塊組成 推廣為一般方法：欲實現占空比為 50%的 2N+1分頻器，則需要對待分頻時鐘上升和下降沿分別進行 N/(2N+1)分頻，然后將兩個分頻所得的時鐘信號相或便可得到占空比為50%的2N+1分頻器。 5分之1占空比5分頻時序圖 要產生50%占空比的奇數分頻實現起來會比較麻煩一點，需通過待分頻的時鐘下降沿觸發(fā)計數，產生一個占空比為 40%（2/5）的 5 分頻器。需指出的是，第一種方案只能實現占空比為 50%的分頻器，而第二種方案還可以對占空比進行有限度的調整。下面使用加法計數器來分別描述各種分頻器的實現。計數器的種類分為普通計數器和約翰遜計數器兩種，這兩種計數器在分頻電路中均可使用， 最普通的計數器是加法或減法計數器。因此使用硬件描述語言實現分頻電路在數字電路設計較為常用，因為它消耗不多的邏輯單元就可以實現對時鐘的操作，具有成本低、可編程等優(yōu)點。使用鎖相環(huán)電路進行分頻有許多的優(yōu)點，例如可以實現倍頻、相位偏移以及占空比可調等。第2章 方案選擇及原理分析 通用可控分頻器硬件方案選擇分頻器是數字電路中最常用的電路之一，在 FPGA 的設計中也是使用頻率非常高的一種基本設計。Altera在Quartus II 中包含了許多諸如SignalTap II、Chip Editor和RTL Viewer的設計輔助工具，集成了SOPC和HardCopy的設計流程，并且繼承了Maxplus II 友好的圖形界面及簡便的使用方法。Quartus II支持Altera的IP核，包含了LPM/MegaFunction宏功能模塊庫，這樣可以使用戶充分的利用成熟的模塊，從而簡化了設計的復雜性，進而加快了設計的速度。強大的行為描述能力是避開具體的器件結構，從邏輯行為上描述和設計大規(guī)模電子系統(tǒng)的重要保證。VHDL主要用于描述數字系統(tǒng)的結構，行為，功能和接口，除了含有許多具有硬件特征的語句外，VHDL的語言形式和描述風格與句法是十分類似于一般的計算機高級語言。其開發(fā)流程：在頂層用方框圖或硬件語言對電路的行為進行描述后，進行系統(tǒng)仿真驗證和糾錯，再用邏輯綜合優(yōu)化工具生成具體的門級邏輯電路的網表，然后通過適配器將網表文件配置于指定的目標器件，產生最終下載文件或配置文件。VHDL支持預定義的和自定義的數據類型，給硬件描述帶來較大的自由度，使設計人員能夠方便地創(chuàng)建高層次的系統(tǒng)模型。而描述既可以采用行為描述、寄存器傳輸描述或結構描述，也可以采用三者混合的混合級描述。目前，國內對它的應用多數集中在FPGA/CPLD/EPLD的設計當中，除此之外，一些較為有實力的單位，也將它用來設計ASIC。它出現于80年代后期，剛開始時它是由美國國防部開發(fā)出來的，是為了供美軍用來提高設計的可靠性和縮減開發(fā)周期的一種使用范圍比較小的設計語言 。[1]分頻器是一種在 FPGA 的設計中使用效率非常高的設計，使用硬件描述語言進行設計消耗不多的邏輯單元就可以實現對時鐘的操作，具有成本低、可編程等優(yōu)點。EDA技術代表了當今電子設計技術的最新發(fā)展方向，采用EDA工具，電子設計師可以從概念、算法、協議等開始設計電子系統(tǒng)，大量工作可以通過計算機完成，并可以將電子產品從電路設計、性能分析到設計出IC版圖或PCB版圖的整個過程在汁算機上自動處理完成。FPGA/CPLD的設計采用了高級語言，如VHDL語言AHDL語言等，進一步打破了軟件與硬件之間的界限，縮短了產品的開發(fā)周期。只需在分頻器的輸入端用按鍵輸入相應的分頻系數，就可以得到所需的頻率。在同一個設計中有時要求多種形式的分頻，通常由計數器或計數器