【正文】 證 ,然后再到實(shí)際系統(tǒng)中驗(yàn)證。這樣 ,上電后配置芯片自動(dòng)給 FPGA 加載編程數(shù)據(jù)。而 FPGA 器件基 SRAM 查找表工藝 ,掉電后編程信息會(huì)丟失 ,在下次上電后需要重新加載編程文件。習(xí)慣上 ,對(duì)CPLD 器件的下載叫編程 ,對(duì) FPGA 器件的下載叫配置。下載使用專(zhuān)用的編程器或者下載電纜。 (10) 器件編程 : 指將適配后產(chǎn)生的編程文件下載到 FPGA CPLD 器件中。 (9) 時(shí)序分析 : 使用 EDA 軟件的時(shí)序分析功能能夠分析所有時(shí)鐘的頻率、周期、關(guān)鍵路徑和其他所有時(shí)鐘路徑上的延時(shí)信息 ,進(jìn)行建立時(shí)間和保持時(shí)間分析和輸入到輸出、輸入到寄存器、寄存器到輸出的延時(shí)分析等 ,從而可以找出不滿足 時(shí)序關(guān)系的原因所在。延時(shí)跟工藝有關(guān) , 10 特別是深亞微米工藝 ,線延時(shí)大大超過(guò)門(mén)延時(shí) ,所以總延時(shí)跟布局布線關(guān)系極大。如果網(wǎng)表文件 2 中含有延時(shí)信息 , 則不需要反標(biāo)文件。 (8) 時(shí)序仿真 : 是最接近真實(shí)情況的一種仿真 , 因?yàn)樵摲抡婧械难訒r(shí)信息和約束信息 (約束信息包含在網(wǎng)表文件 2 中 )。反標(biāo)文件含延時(shí)信息 ,使用標(biāo)準(zhǔn)格式 (SDF 格式 )表示。適配后產(chǎn)生的文件有網(wǎng)表文件 反標(biāo)文件和編程文件等。適配的輸入需要網(wǎng)表文件 工藝庫(kù) (要使用其中的布 線模型等信息 )和約束。 (7) 適配 (布局布線 ) : 適配就是將網(wǎng)表文件映射到目標(biāo)器件中的一種操作 , 是對(duì)目標(biāo)器件的第二次映射 (第一次映射是綜合 )。該仿真的輸入需要綜合后的門(mén)級(jí)網(wǎng)表、工藝庫(kù)和測(cè)試激勵(lì)。綜合報(bào)告文件中含所用邏輯資源、預(yù)估出的時(shí)鐘最高頻率、關(guān)鍵路徑 (延時(shí)最長(zhǎng)的路徑 , 可在軟件中顯示 ) 等信息。網(wǎng)表文件中含門(mén)級(jí)單元的延時(shí)信息 ,對(duì)連線延時(shí)有預(yù)估值或者為零 ,不同的軟件處理的方法可能不同 ,暫稱(chēng)之為網(wǎng)表文件 1。映射是對(duì)某種目標(biāo)器件而言的一種資源分配和優(yōu)化操作。轉(zhuǎn)換是將 RTL 級(jí)行為描述轉(zhuǎn)化為 RTL 級(jí)結(jié)構(gòu)描述 (使用與工藝無(wú)關(guān)的通用邏輯門(mén)符號(hào)表示 )。綜合時(shí)所加的約束一般比較簡(jiǎn)單 ,如時(shí)鐘頻率、器件型號(hào)和其他綜合設(shè)置等。網(wǎng)表文件主要記錄的是所用工藝庫(kù)門(mén)級(jí)單 9 元之間的互連關(guān)系 (即門(mén)級(jí)結(jié)構(gòu) )。 (5) 邏輯綜合 : 邏輯綜合是將 RTL 級(jí)的行為描述轉(zhuǎn)化為使用門(mén)級(jí)單元的結(jié)構(gòu)描述。如果沒(méi)有錯(cuò)誤 ,就將源代碼轉(zhuǎn)換為一種中間格式 ,便于仿真工具的內(nèi)部運(yùn)算。如果仿真不對(duì) ,則需要檢查和修改 RTL 級(jí)代碼或者測(cè)試激勵(lì)甚至系統(tǒng)方案。功能仿真需要的輸入是 RTL 級(jí)代碼、測(cè)試激勵(lì)和庫(kù) (有時(shí)要調(diào)用工藝庫(kù)中宏功能單元的行為級(jí)模型 )。手工方法使用很普遍 , 原因是目前高層次綜合的理論和方法還不成熟 ,其工具難求或者其性能沒(méi)有手工方法好。轉(zhuǎn)化的方法有 2 種 : 一是使用高層次綜合工具自動(dòng)轉(zhuǎn)化 ,例如 SYNO PSYS 公司的 Behavior Compiler[3 ]。如果系統(tǒng)行為仿真正確 , 就可以將行為級(jí)代碼轉(zhuǎn)化為 RTL級(jí)代碼。利用綜合軟件可以 檢查出所寫(xiě)的代碼是否是 RTL 級(jí)代碼。 (3) RTL 級(jí)描述 : 指原理圖 (結(jié)構(gòu)描述 ) 或者使用可綜合的 HDL 語(yǔ)句來(lái)描述的設(shè)計(jì) (一般是行為描述 )。 (2) 系統(tǒng)行為仿真 : 主要用來(lái)驗(yàn)證系統(tǒng)方案是否正確、是否有缺陷 ,并可根據(jù)仿真的結(jié)果來(lái)優(yōu)化系統(tǒng)方案和算法。也可以使用高級(jí)語(yǔ)言如 C 來(lái)進(jìn)行描述 ,此時(shí)往往要配合專(zhuān)用的系統(tǒng)設(shè)計(jì)工具來(lái)進(jìn)行描述與仿真 ,如 SPW 等。 (1) 系統(tǒng)行為描述 :是指使用硬件描述語(yǔ)言 HDL(Hard2w are description 8 Language) 語(yǔ)句的全集來(lái)描述算法 , 模擬系統(tǒng)的行為和功能 ,不要求所有的語(yǔ)句都能夠綜合成電路。包括器件型號(hào) 、速度、面積、功耗、引腳分配、時(shí)鐘網(wǎng)絡(luò)資源的分配、模塊在器件中的定位等約束。所有的仿真都可使用同一個(gè)測(cè)試激勵(lì)。 測(cè)試激勵(lì) : 指測(cè)試文件 ,它調(diào)用 FPGA 設(shè)計(jì)的頂層模塊 ,同時(shí)產(chǎn)生頂層模塊需要的輸入信號(hào) ,稱(chēng)之為激勵(lì)信號(hào) ,使用行為描述即可 ,不要求可綜合。而行為級(jí)模型只是規(guī)定其功能 ,無(wú)延時(shí)信息 ,跟工藝無(wú)關(guān) ,但門(mén)級(jí)模型和版圖級(jí)模型跟工藝密切相關(guān)。對(duì)于 RAM 模型的控制信號(hào) ,不同的廠家其規(guī)定不一定相同 ,如寫(xiě)使能信號(hào) , 有的廠家規(guī)定高電平有效 , 有的廠家規(guī)定低電平有效。工藝庫(kù)中有各種宏功能模塊和基本功能單元 , 含有它們的行為級(jí)模型、門(mén)級(jí)模型、布線模型等信息。在門(mén)級(jí) , 由綜合工具產(chǎn)生的門(mén)級(jí)網(wǎng)表來(lái)描述。對(duì)于 FPGA 的設(shè)計(jì)而言 , 我們不需要關(guān)心電路級(jí)和版圖級(jí) , 只考慮系統(tǒng)級(jí)、算法級(jí)、 RTL 級(jí)、門(mén)級(jí) 4 個(gè)層次的行為域描述和結(jié)構(gòu)域描述即可。每一級(jí)又都分 3 個(gè)側(cè)面來(lái)描述 : 行為域描述、結(jié)構(gòu)域描述、物理域描述。有時(shí)要反復(fù)修改 , 經(jīng)過(guò)多次這樣的迭代才能完成最后的設(shè)計(jì)。一般情況下 , 對(duì) RTL 級(jí)的描述即原理圖或者 HDL 設(shè)計(jì)代碼的修改最多也最有效。需要說(shuō)明的是 , 如果仿真驗(yàn)證不 對(duì)或者到走某一步有錯(cuò) , 就要返回修改。 目前我們使用的的可編程邏輯單元一般由查找 表和觸發(fā)器構(gòu)成。全局網(wǎng)絡(luò)一般分配給時(shí)鐘信號(hào) , 構(gòu)成時(shí)鐘樹(shù)。連線資源用于將不同的邏輯塊連接起來(lái)。 FPGA 器件的組合邏輯塊是查找表結(jié)構(gòu)。 FPGA由什么構(gòu)成 通常 FPGA 由布線資源分隔的可編程邏輯單元構(gòu)成陳列，又由可編程 I/O 單元圍繞陳列構(gòu)成整個(gè)芯片，排成陳列的邏輯單元由布線通道中的可編程內(nèi)斂線連接起來(lái) 實(shí)現(xiàn)一定邏輯的功能。 4） FPGA 是 ASIC 電路中設(shè)計(jì)周期最短、開(kāi)發(fā)費(fèi)用最低、風(fēng)險(xiǎn)最小的器件之 5 一。 2） FPGA 可做其它全定制或半定制 ASIC 電路的中試樣片。另外一種方法是用 CPLD（復(fù)雜可編程邏輯器件備）。廠商也可能會(huì)提供便宜的但是編輯能力差的 FPGA。 FPGA 一般來(lái)說(shuō)比 ASIC（專(zhuān)用集成芯片）的速度要慢，無(wú)法完成復(fù)雜的設(shè)計(jì)，而且消耗更多的電能。 系統(tǒng)設(shè)計(jì)師可以根據(jù)需要通過(guò)可編輯的連接把 FPGA 內(nèi)部的邏輯塊連接起來(lái)，就好像一個(gè)電路試驗(yàn)板被放在了一個(gè)芯片里。這些可編輯元件可以被用來(lái)實(shí)現(xiàn)一些基本的邏輯門(mén)電路（比如 AND、 OR、XOR、 NOT）或者更復(fù)雜一些的組合功能比如解碼器或數(shù)學(xué)方程式。它是作為 專(zhuān)用集成電路 （ ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門(mén)電路數(shù)有限的缺點(diǎn)。 隨著超大規(guī)模集成電路的發(fā)展，利用 FPGA 小數(shù)分頻 為越來(lái)越多的設(shè)備如測(cè)量?jī)x等提供更加精準(zhǔn)的頻率源，從而使的在國(guó)防、民用、醫(yī)學(xué)、生物、物理、化學(xué)等方面有了更大進(jìn)步空間。本文利用 VerilogHDL 硬件描述語(yǔ)言的設(shè)計(jì)方式，通過(guò) quartus進(jìn)行仿真，設(shè)計(jì)基于 FPGA 小數(shù)分頻器。整數(shù)分頻器的實(shí)現(xiàn)比較簡(jiǎn)單，可采用標(biāo)準(zhǔn)的計(jì)數(shù)器或可編程邏輯器件設(shè)計(jì)實(shí)現(xiàn)。 頻率合成技術(shù)是現(xiàn)代通訊系統(tǒng)的重要組成部分，他將一個(gè)高穩(wěn)定和高準(zhǔn)確度的基準(zhǔn)頻率，經(jīng)過(guò)四則運(yùn)算，產(chǎn)生同樣穩(wěn)定度和基準(zhǔn)度的頻率。但市場(chǎng)上對(duì)于實(shí)現(xiàn)奇數(shù)分頻，半整數(shù)分頻及其他小數(shù)分頻往往不能滿足要求。 分頻器在 CPLD/FPGA 的使用頻率較高。 關(guān)鍵字： FPGA 小 數(shù)分頻器 VHDL 頻率計(jì) 2 目 錄 1 FPGA 及 VHDL 簡(jiǎn)介 什么是 FPGA .................................................................................................... 4 FPGA由什么構(gòu)成 ...........