【正文】 .................................................................... 15 3 外圍及顯示電路設(shè)計 頻率計 ............................................................................................................ 16 4 位十進制頻率計的設(shè)計 ................................................................................. 16 4 位十進制頻率計系統(tǒng)仿真及結(jié)果 ................................................................... 17 TESTCL模塊的設(shè)計 ........................................................................................ 17 TESTCL模塊系統(tǒng)仿真及結(jié)果 .......................................................................... 19 4 實驗總結(jié) .......................................................................................................... 20 致 謝 ....................................................................................................................... 21 參考文獻 .................................................................................................................. 21 3 引言 隨著各種先進雷達、制導、定位系統(tǒng)、數(shù)字通信設(shè)備及專用測試儀性能的不斷提高，對其頻率源的要求越來越高。 高速發(fā)展的的當今社會是數(shù)字化的時代，各種各樣的數(shù)字化產(chǎn)品進入了市場。小數(shù)分頻是為解決人們想要小數(shù)頻率的愿望，而不局限于整數(shù)頻率。 本次設(shè)計用 VHDL 設(shè)計了小數(shù)分頻器，在 QuartusⅡ 上仿真，仿真結(jié)果證明本次實驗正確，最后用FPGA 器件實現(xiàn)了小數(shù)分頻器。分頻器是集成電路中最基礎(chǔ)也是最常用的 電路。 目前以硬件描述語言（ Verilog 或 VHDL）所完成的電路 設(shè)計，可以經(jīng)過簡單的綜合與布局，快速的燒錄至 FPGA 上進行測試，是現(xiàn)代 IC 設(shè)計驗證的技術(shù)主流。因為這些芯片有比較差的可編輯能力，所以這些設(shè)計的開發(fā)是在普通的 FPGA 上完成的，然后將設(shè)計轉(zhuǎn)移到一個類似于 ASIC 的芯片上。 FPGA 的內(nèi)部結(jié)構(gòu)大致分為 5 個部分 : 均勻分布的邏輯塊組成的邏輯陣列 , 輸入 I/O 輸出塊 ( I/O 塊 ) , 連線資源 ,全局網(wǎng)絡(luò) , 嵌入式資源。下圖所示即為 Cyclone 系列的 FPGA 芯片的邏輯單元 (LE)組成 . 圖 FPGA芯片的邏輯單元圖 FPGA設(shè)計步驟 FPGA 設(shè)計流程包括系統(tǒng)設(shè)計和設(shè)計實現(xiàn) , 系統(tǒng)方案完成之后即進入設(shè)計實現(xiàn)階段的工作 , 它以系統(tǒng)方案為輸入 , 進行 RTL 級描述、功能仿真 (RTL 級仿 6 真 )、邏輯綜合、布線前門級仿真、適配 (布局布線 )、時序仿真 (布線后門級仿真 )、時序分析、器件編程、系統(tǒng)驗證一系列流程的處理才能完成 FPGA 芯片的設(shè)計 , 其設(shè)計流程如下圖 所示。但在實際情況中往往把算法級行為域描述或者 RTL 級行為域描述都稱為行為級描述。其實 ,在廠家提供的工藝庫中 ,RAM 模型有行為級模型、門級模型、版圖級模型等。一部分在軟件中設(shè)置 ,一部分以約束文件的形式存在。 EDA 綜合軟件只能將 RTL 級描述綜合成邏輯電路。 (4) 功能 仿真 : 也叫 RTL 級仿真 , 是指不考慮延時信息的一種仿真 ,只能驗證 RTL 級的行為描述是否能達到所要求的功能。門級的結(jié)構(gòu)描述稱之為網(wǎng)表。一般綜合工具能將轉(zhuǎn)換后的結(jié)果顯示為 RTL 級原理圖 ,也能將網(wǎng)表顯示為門級原理圖。即對網(wǎng)表中的每一個門級單元在器件中定位 (布局 ),并使用器件內(nèi)的連線資源按照網(wǎng)表中的連接關(guān)系連接起來(布線 ) 同時要滿足引腳分配、時鐘線的分配等約束條件。時序仿真的輸入需要測試激勵、工藝庫門級單元模型、網(wǎng)表文 件 2 和反標文件。下載的過程就是一個改寫器件內(nèi)邏輯結(jié)構(gòu)的過程 ,故稱之為編程。也可使用單片機進行配置。因此它的應(yīng)用主要是應(yīng)用在數(shù)字電路的設(shè)計中。 與其他硬件描述語言相比，VHDL 具有以下特點： 功能強大、設(shè)計靈活 。 強大的系統(tǒng)硬件描述能力 。 12 異或邏輯 N 計數(shù)器 2 分頻器 很強的移植能力 。 分頻的程序 下降 沿 觸發(fā) ： library ieee。 end fen25。 then if t=counter_len1 then t:=0。 clkout=39。139。 use 。 模 3 計數(shù)器 signal clk_tem:std_logic。139。 end if。 end if。而且通過波形仿真可以驗證設(shè)計是正確的。 4 位十進制頻率計系統(tǒng)仿真及結(jié)果 圖 4位十進制頻率計 波形仿真圖 從仿真波形文件看當輸入的信號 FIN 為 50Hz,即是 125Hz 經(jīng) 分頻后的信號。 USE 。 THEN COUNTDIV=COUNTDIV+39。 ELSE RST_CNT=39。039。當 CNT_EN 高電平時，允許計數(shù)；低電平時停止計數(shù)，并保持其所計的脈沖數(shù)。而 CNT 是復位信號，當?shù)搅?20 秒后就開始復位。 21 參考文獻 1 黃正瑾 .在系統(tǒng)編程技術(shù)及其應(yīng)用 .南京 :東南大學出版社 ,1997 2 侯伯亨 .數(shù)字系統(tǒng)設(shè)計基礎(chǔ) .西安 :西安電子科技大學出版社 ,2020 3 楊暉，大規(guī)?？删幊踢壿嬈骷c數(shù)字系統(tǒng)設(shè)計 .北京 :北京航空航天大學出版社 ,1998 4 潘松，黃繼業(yè) .EDA 技術(shù)使用教程 .北京 :科學出版社 ,20207 劉蘊才 .遙測遙控系統(tǒng) [M].北京 :國防工業(yè)出版社 ,2020 5 徐志軍 ,徐光輝 . CPLD/FPGA的開發(fā)與應(yīng)用 [M].北京 :電子工業(yè)出版社 ,2020 6 王毅平，張振榮 .VHDL編程與仿真 .北京：人 民郵電出版社， 2020 7 朱明程，孫普譯 .可編程邏輯系統(tǒng)的 VHDL設(shè)計技術(shù) .南京：東南大學出版社， 1998 8 康華光 .電子科學與技術(shù) 數(shù)字部分 .武漢：高等教育出版社， 1998 9 康華光 .電子科學與技術(shù) 數(shù)字部分 .武漢：高等教育出版社， 1998