【正文】 FPGA：根據(jù)前面的輸入來確定何種分頻器進(jìn)行工作。撥碼開關(guān)：提供分頻的系數(shù)。 第 13 頁 頂層框圖設(shè)計(jì) 圖 頂層框圖設(shè)計(jì)原理圖該頂層框圖主要由六個(gè)部分組成：選擇按鈕，撥碼開關(guān)，二極管，分頻器種類選擇，信號(hào)輸出。 y6：位選擇信號(hào)。a,b,c,d:表明分頻系數(shù)偶數(shù)分頻：2，4，6，8，10，12，14奇數(shù)分頻：1，3，5，7，9，11，13，15半整數(shù)分頻：—占空比分頻：1:1，1:2，1:3，2:1，2:2，2:3，3:1，3:2，3:3小數(shù)分頻：—y：輸出信號(hào)。P=0，q=0 ，v =0 :偶數(shù)分頻，f1=1 ，f2=f3=f4=f5=0；P=0，q=0，v =1 :奇數(shù)分頻，f2=1 ，f1=f3=f4=f5=0；P=0，q=1 ，v =0:半整數(shù)分頻，f3=1 ，f1=f2=f4=f5=0；P=0，q=1 ，v =1:可預(yù)置占空比分頻，f4=1 ，f1=f2=f3=f5=0；P=1，q=0 ，v =0:小數(shù)分頻，f5=1 ，f1=f2=f3= f4=0；clk：時(shí)鐘信號(hào)。具體功能如下：p，q，v：功能選擇按鈕。因?yàn)橛行?shù)和分?jǐn)?shù)分頻，所以預(yù)置端口較多，但是可調(diào)性也達(dá)到了最大。小數(shù)分頻時(shí) m、n 分別調(diào)整整數(shù)部分和小數(shù)部分；分?jǐn)?shù)分頻時(shí) j 調(diào)整整數(shù)部分，而 m、n 分別控制分母和分子值。 任意倍數(shù)分頻器加入控制模塊就可以將上述 4 種分頻器集成到一起，變成任意數(shù)值分頻器，頂層原理見圖 第 11 頁 圖 任意倍數(shù)分頻器框圖當(dāng)輸入的二進(jìn)制數(shù) a=00 時(shí)實(shí)現(xiàn)偶數(shù)和占空比不等于 50％的奇數(shù)分頻，a=01 時(shí)實(shí)現(xiàn)占空比為 50％的奇數(shù)分頻，a=10 和 ll 時(shí)分別實(shí)現(xiàn)小數(shù)和分?jǐn)?shù)分頻。將小數(shù)部分 6 按倍累加，假設(shè)累加的值為 a，如果 a＜10 則進(jìn)行 3 分頻，a＜10 的話下一次則加上 6，此后，如果 a≥10 則進(jìn)行 4 分頻， 4 分頻過后再將累加值減去 4 后與 10 比較以決定下一次分頻是 4 分頻還是 3 分頻，計(jì)算過程見表 。不管是幾位小數(shù)總要進(jìn)行兩種系數(shù)的分頻，兩種分頻究竟如何交義進(jìn)行，可以根據(jù)一定的規(guī)律計(jì)算出來，下面以 分頻為例進(jìn)行講解。假設(shè)要進(jìn)行 m，n 分頻（m、n 都是整數(shù)，且 n＜10） ，因?yàn)橹挥幸晃恍?shù)，所以總共要進(jìn)行 10 次分頻，總的 第 10 頁 規(guī)律是進(jìn)行 n 次 m+1 分頻， 10n 次ｍ分頻。分?jǐn)?shù)分頻器，其中 j、m、n 分別取 16，故實(shí)現(xiàn)了 分頻，參數(shù)61nn2 用來調(diào)節(jié)占空比。究竟是進(jìn)行 j+1 分頻還是 j 分頻就看累加的結(jié)果是大于等于分母還是小于分母。假設(shè)進(jìn)行 .分頻，總分頻次數(shù)由分母jnmm 決定，規(guī)律是進(jìn)行 n 次 j+1 分頻和 mn 次 j 分頻。 然 后 通 過 待 分 頻 時(shí) 鐘 下 降 沿 觸 發(fā) 計(jì) 數(shù) ,采 用和 上 升 沿 觸 發(fā) 的 計(jì) 數(shù) 相 似 的 方 法 ， 可 以 產(chǎn) 生 另 外 一 個(gè) 三 分 頻 的 時(shí) 鐘 ， 然 后 下 降 沿產(chǎn) 生 的 三 分 頻 時(shí) 鐘 和 上 升 沿 產(chǎn) 生 的 時(shí) 鐘 進(jìn) 行 邏 輯 或 運(yùn) 算 ,就 可 得 到 占 空 比 為 50% 第 9 頁 的 三 分 頻 時(shí) 鐘 [6]。然 后 對(duì) 兩 個(gè) 占 空 比 非 50%的 N 倍 奇 數(shù) 分 頻 時(shí) 鐘 進(jìn) 行 邏 輯 或 運(yùn) 算 ， 就 能 得 到 一 個(gè) 占空 比 為 50%的 N 倍 奇 數(shù) 分 頻 時(shí) 鐘 。 這 種 方 法 可 以 實(shí) 現(xiàn) 占 空 比為 50%的 任 意 偶 數(shù) 分 頻 等占空比的奇數(shù)分頻方法占 空 比 為 50%的 N 倍 (N 為 奇 數(shù) )分 頻 的 實(shí) 現(xiàn) 方 法 :首 先 通 過 時(shí) 鐘 的 上 升 沿 觸 發(fā)進(jìn) 行 計(jì) 數(shù) ， 當(dāng) 計(jì) 數(shù) 到 某 一 個(gè) 特 定 值 時(shí) 對(duì) 計(jì) 數(shù) 輸 出 進(jìn) 行 翻 轉(zhuǎn) ， 然 后 經(jīng) 過 (N1)/2 個(gè) 輸入 時(shí) 鐘 ， 再 次 對(duì) 計(jì) 數(shù) 輸 出 進(jìn) 行 翻 轉(zhuǎn) ， 從 而 得 到 一 個(gè) 占 空 比 非 50%的 N 倍 奇 數(shù) 分頻 時(shí) 鐘 。支持 MAX7000/MAX3000 等乘積項(xiàng)器件[12]。Quartus 平臺(tái)與Cadence、ExemplarLogic、 MentorGraphics、Synopsys 和 Synplicity 等 EDA 供應(yīng)商的 第 8 頁 開發(fā)工具相兼容。Altera 的 Quartus II 可編程邏輯軟件屬于第四代 PLD 開發(fā)平臺(tái)。Quartus II 作為一種可編程邏輯的設(shè)計(jì)環(huán)境 , 由于其強(qiáng)大的設(shè)計(jì)能力和直觀易用的接口，越來越受到數(shù)字系統(tǒng)設(shè)計(jì)者的喜愛和歡迎 [11]。Quartus II 支持的器件類型非常豐富，其圖形界面也易于操作。此外，Quartus II 通過和 DSP Builder 工具與 Matlab/Simulink 相結(jié)合，可以方便地 第 7 頁 實(shí)現(xiàn)各種 DSP 應(yīng)用系統(tǒng)；支持 Altera 的片上可編程系統(tǒng)（SOPC）開發(fā)，集系統(tǒng)設(shè)計(jì)、嵌入式軟件開發(fā)、可編程邏輯設(shè)計(jì)于一體，是一種綜合性的開發(fā)平臺(tái) [10]。Quartus II 可以在 XP、 Linux 以及 Unix 上使用，除了可以使用 Tcl 腳本完成設(shè)計(jì)流程外，提供了完善的用戶圖形界面設(shè)計(jì)方式。由于 VHDL 語言是一種描述、模擬、綜合、優(yōu)化和布線的標(biāo)準(zhǔn)硬件描述語言，因此它可以使設(shè)計(jì)成果在設(shè)計(jì)人員之間方便地進(jìn)行交流和共享，從而減小硬件電路設(shè)計(jì)的工作量，縮短開發(fā)周期 [8]。在設(shè)計(jì)過程中，設(shè)計(jì)人員可以建立各種可再次利用的模塊，一個(gè)大規(guī)模的硬件電路的設(shè)計(jì)不可能從門級(jí)電路開始一步步地進(jìn)行設(shè)計(jì)，而是一些模塊的累加。當(dāng)硬件電路的設(shè)計(jì)描述完成以后，VHDL 語言允許采用多種不同的器件結(jié)構(gòu)來實(shí)現(xiàn) [7]。VHDL 語言的設(shè)計(jì)描述與器件無關(guān)采用 VHDL 語言描述硬件電路時(shí)，設(shè)計(jì)人員并不需要首先考慮選擇進(jìn)行設(shè)計(jì)的器件。VHDL 語言既支持標(biāo)準(zhǔn)定義的數(shù)據(jù)類型，也支持用戶定義的數(shù)據(jù)類型，這樣便會(huì)給硬件描述帶來較大的自由度。同時(shí)，VHDL 語言也支持慣性延遲和傳輸延遲，這樣可以準(zhǔn) 第 6 頁 確地建立硬件電路的模型。VHDL 語言設(shè)計(jì)方法靈活多樣，既支持自頂向下的設(shè)計(jì)方式，也支持自底向上的設(shè)計(jì)方法； 既支持模塊化設(shè)計(jì)方法，也支持層次化設(shè)計(jì)方法 [5]。同時(shí)，它還具有多層次的電路設(shè)計(jì)描述功能。VHDL 語言能夠成為標(biāo)準(zhǔn)化的硬件描述語言并獲得廣泛應(yīng)用，它自身必然具有很多其他硬件描述語言所不具備的優(yōu)點(diǎn)。VHDL 系統(tǒng)設(shè)計(jì)與其他硬件描述語言相比，具有比較強(qiáng)的行為描述能力，從而決定了它成為系統(tǒng)設(shè)計(jì)領(lǐng)域最佳的硬件描述語言之一。最后把適配后生成的下載或配置文件通過編程器或編程電纜下載到具體的 FPGA/CPLD 器件中去，以便進(jìn)行硬件調(diào)試和驗(yàn)證，從而實(shí)現(xiàn)可編程的專用集成電路 ASIC 的設(shè)計(jì)。 VHDL 語言 具有自頂向下和基于庫的設(shè)計(jì)特點(diǎn)。 另 外 ， VHDL 還 支 持 慣 性 延 遲 和 傳 輸 延 遲 ， 還 可以 準(zhǔn) 確 地 建 立 硬 件 電 路 模 型 。VHDL 語言具有多層次描述系統(tǒng)硬件功能的能力，既 可 以 描 述 系 統(tǒng) 級(jí) 電 路 ， 又 可以 描 述 門 級(jí) 電 路 。VHDL 語言主要應(yīng)用于數(shù)字電路系統(tǒng)的設(shè)計(jì)。 VHDL 語言和 QUARTUS II 簡(jiǎn)介 VHDL 語言簡(jiǎn)介VHDL（VHSIC（Very High Speed Integrated Circuit）Hardware Description Language）是超高速集成電路硬件描述語言，是一種用于電路設(shè)計(jì)的高級(jí)語言。 其 中 Altera 作 為 世界 老 牌 可 編 程 邏 輯 器 件 的 廠 家 ， 是 當(dāng) 前 世 界 范 圍 內(nèi) 市 場(chǎng) 占 有 率 最 大 的 廠 家 ， 它 和Xilinx 主 要 生 產(chǎn) 一 般 用 途 FPGA， 其 主 要 產(chǎn) 品 采 用 RAM 工 藝 。CPLD 和 FPGA 還 有 一 個(gè) 區(qū) 別 ： CPLD 下 電 之 后 ， 原 有 燒 入 的 邏 輯 結(jié) 構(gòu) 不 會(huì) 消失 ； 而 FPGA 下 電 之 后 ， 再 次 上 電 時(shí) ， 需 要 重 新 加 載 FLASH 里 面 的 邏 輯 代 碼 ， 需要 一 定 的 加 載 時(shí) 間 。 允 許 他 們 的 設(shè) 計(jì) 隨 著 系 統(tǒng) 升 級(jí) 或 者 動(dòng) 態(tài) 重新 配 置 而 改 變 。CPLD 和 FPGA 另 外 一 個(gè) 區(qū) 別 是 大 多 數(shù) 的 FPGA 含 有 高 層 次 的 內(nèi) 置 模 塊 （ 比 如加 法 器 和 乘 法 器 ） 和 內(nèi) 置 的 記 憶 體 。 這 樣 的 結(jié) 果 是 缺 乏 編 輯 靈 活 性 ， 但 是 卻 有 可 以 預(yù) 計(jì) 的 延 遲 時(shí) 間 和 邏 輯單 元 對(duì) 連 接 單 元 高 比 率 的 優(yōu) 點(diǎn) 。 CPLD 是 一 個(gè) 有 點(diǎn) 限 制 性 的 結(jié)構(gòu) 。 CPLD 邏 輯 門 的 密 度 在 幾 千 到 幾 萬 個(gè) 邏 輯 單元 之 間 ， 而 FPGA 通 常 是 在 幾 萬 到 幾 百 萬 。早 在 1980 年 代 中 期 ， FPGA 已 經(jīng) 在 PLD 設(shè) 備 中 扎 根 。 這 樣 ， 同 一 片 FPGA， 不 同 的 編 程 數(shù) 據(jù) ， 可 以 產(chǎn) 生 不 同 的 電 路 功 能 。 FPGA 的 編 程 無 須 專 用 的 FPGA 編 程 器 ， 只 須 用 通 用 的EPROM、 PROM 編 程 器 即 可 。 加 電 時(shí) ， FPGA 芯 片 將 EPROM 中 數(shù) 據(jù) 讀 入 片 內(nèi) 編 程 RAM 中 ， 配 置 完 成 后 ，F(xiàn)PGA 進(jìn) 入 工 作 狀 態(tài) 。FPGA 是 由 存 放 在 片 內(nèi) RAM 中 的 程 序 來 設(shè) 置 其 工 作 狀 態(tài) 的 ， 因 此 ， 工 作 時(shí) 需要 對(duì) 片 內(nèi) 的 RAM 進(jìn) 行 編 程 。 FPGA 是 ASIC 電 路 中 設(shè) 計(jì) 周 期 最 短 、 開 發(fā) 費(fèi) 用 最 低 、 風(fēng) 險(xiǎn) 最 小 的 器 件 之 一 。 FPGA 可 做 其 它 全 定 制 或 半 定 制 ASIC 電 路 的 中 試 樣 片 。 目 前 主 流 的 FPGA 仍 是 基 于查 找 表 技 術(shù) 的 ， 已 經(jīng) 遠(yuǎn) 遠(yuǎn) 超 出 了 先 前 版 本 的 基 本 性 能 ， 并 且 整 合 了 常 用 功 能 （ 如RAM、 時(shí) 鐘 管 理 和 DSP） 的 硬 核 （ ASIC 型 ） 模 塊 ：F PGA 芯 片 主 要 由 6 部 分 完 成 ，分 別 為 ： 可 編 程 輸 入 輸 出 單 元 、 基 本 可 編 程 邏 輯 單 元 、 完 整 的 時(shí) 鐘 管 理 、 嵌 入 塊 式RAM、 豐 富 的 布 線 資 源 、 內(nèi) 嵌 的 底 層 功 能 單 元 和 內(nèi) 嵌 專 用 硬 件 模 塊 。另外一種方法是用 CPLD（復(fù)雜可編程邏輯器件備） 。廠商也可能會(huì)提供便宜的但是編輯能力差的 FPGA。FPGA 一般來說比 ASIC（專用 集成芯片）的速度要慢，無法完成復(fù)雜的設(shè)計(jì)，但是功耗較低。系統(tǒng)設(shè)計(jì)師可以根據(jù)需要通過可編輯的連接把 FPGA 內(nèi)部的邏輯塊連接起來，就好像一個(gè)電路試驗(yàn)板被放在了一個(gè)芯片里。這些可編輯元件可以被用來實(shí)現(xiàn)一些基本的邏輯門電路（比如 AND、OR、XOR、NOT）或者更復(fù)雜一些的組合功能比如解碼器或數(shù)學(xué)方程式。它是當(dāng)今數(shù)字系統(tǒng)設(shè)計(jì)的主要硬件平臺(tái)，其主要特點(diǎn)就是完全由用戶通過軟件進(jìn)行配置和編程，從而完成某種特定的功能，且可以反復(fù)擦寫。分頻系數(shù)設(shè)置：偶數(shù)分頻：2，4，6，8，10，12，14奇數(shù)分頻：1，3，5，7，9，11，13，15半整數(shù)分頻：—占空比可調(diào)的分頻：1:1，1:2，1:3，2:1，2:2，2:3，3:1，3:2，3:3小數(shù)分頻：— FPGA 概述FPGA(Field Programmable Gate Array)現(xiàn)場(chǎng)可編程邏輯門陣列，它是在PAL（ Programmable Array Logic） 、GAL(generic array logic)、CPLD(Complex Programmable Logic Device)等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。由計(jì)數(shù)器或計(jì)數(shù)器的級(jí)聯(lián)構(gòu)成各種形式的偶數(shù)分頻及非等占空比的奇 第 2 頁 數(shù)分頻實(shí)現(xiàn)起來較為簡(jiǎn)單，但對(duì)半整數(shù)分頻及等占空比的奇數(shù)分頻實(shí)現(xiàn)較為困難，小數(shù)分頻和分?jǐn)?shù)分頻更