【正文】 工作成為軟件開發(fā)工作，縮短了系統(tǒng)設(shè)計的周期，提高了實現(xiàn)的靈活性并降低了成本以硬件描述語言（Verilog 或 VHDL）所完成的電路設(shè)計，可以經(jīng)過簡單的綜合與布局，快速的燒錄至 FPGA 上進行測試，是現(xiàn)代 IC 設(shè)計驗證的技術(shù)主流。在大多數(shù)的 FPGA 里面，這些可編輯的元件里也包含記憶元件例如觸發(fā)器（Flip－flop）或者其他更加完整的記憶塊。一個出廠后的成品 FPGA 的邏輯塊和連接 第 3 頁 可以按照設(shè)計者而改變，所以 FPGA 可以完成所需要的邏輯功能。但是他們也有很多的優(yōu)點比如可以快速成品，可以被修改來改正程序中的錯誤和更便宜的造價。因為這些芯片有比較差的可編輯能力，所以這些設(shè)計的開發(fā)是在普通的 FPGA 上完成的，然后將設(shè)計轉(zhuǎn)移到一個類似于 ASIC 的芯片上。FPGA 采 用 了 邏 輯 單 元 陣 列 LCA（ Logic Cell Array） 這 樣 一 個 概 念 ， 內(nèi) 部 包 括可 配 置 邏 輯 模 塊 CLB（ Configurable Logic Block） 、 輸 出 輸 入 模 塊 IOB（ Input Output Block） 和 內(nèi) 部 連 線 （ Interconnect） 三 個 部 分 。 FPGA 的基本特點有： 采 用 FPGA 設(shè) 計 ASIC 電 路 (專 用 集 成 電 路 )， 用 戶 不 需 要 投 片 生 產(chǎn) ， 就 能 得 到合 用 的 芯 片 。 FPGA 內(nèi) 部 有 豐 富 的 觸 發(fā) 器 和 I／ O 引 腳 。 FPGA 采 用 高 速 CHMOS 工 藝 ， 功 耗 低 ， 可 以 與 CMOS、 TTL 電 平 兼 容 。 用 戶 可 以 根 據(jù) 不 同 的 配 置 模 式 ， 采 用 不 同 的 編 程 方 式 。 掉 電 后 ， FPGA 恢 復 成 白 片 ， 內(nèi) 部 邏 輯 關(guān) 系 消 失 ， 因 此 ，F(xiàn)PGA 能 夠 反 復 使 用 。 當 需 要 修 改 FPGA 功 能 時 ， 只 需 換 一 片 EPROM 即可 。 因 此 ， 第 4 頁 FPGA 的 使 用 非 常 靈 活 。 CPLD 和 FPGA 包 括 了一 些 相 對 大 數(shù) 量 的 可 編 輯 邏 輯 單 元 。CPLD 和 FPGA 的 主 要 區(qū) 別 是 他 們 的 系 統(tǒng) 結(jié) 構(gòu) 。 這 個 結(jié) 構(gòu) 由 一 個 或 者 多 個 可 編 輯 的 結(jié) 果 之 和 的 邏 輯 組 列 和 一 些 相 對 少 量 的 鎖 定的 寄 存 器 。 而 FPGA 卻 是 有 很 多 的 連 接 單 元 ， 這 樣 雖 然 讓 它可 以 更 加 靈 活 的 編 輯 ， 但 是 結(jié) 構(gòu) 卻 復 雜 的 多 。 因 此 一 個 有 關(guān) 的 重 要 區(qū) 別 是 很 多 新 的 FPGA支 持 完 全 的 或 者 部 分 的 系 統(tǒng) 內(nèi) 重 新 配 置 。 一 些 FPGA 可 以 讓 設(shè) 備 的 一 部 分 重 新 編 輯 而 其 他 部 分 繼 續(xù) 正 常 運 行 。FPFA 的 主 要 生 產(chǎn) 商 有 ： Altera， Xilinx， Actel， Lattice。 Actel 主 要 提 供 非易 失 性 FPGA， 產(chǎn) 品 主 要 基 于 反 熔 絲 工 藝 和 FLASH 工 藝 。它出現(xiàn)于 80 年代后期，剛開始時它是由美國國防部開發(fā)出來的，是為了供美軍用來提高設(shè)計的可靠性和縮減開發(fā)周期的一種使用范圍比較小的設(shè)計語言 。目前，國內(nèi)對它的應(yīng)用多數(shù)集中在 FPGA/CPLD/EPLD 的設(shè) 第 5 頁 計當中，除此之外，一些較為有實力的單位，也將它用來設(shè)計 ASIC。 而 描 述 既 可 以 采 用 行 為 描 述 、 寄 存 器 傳 輸 描 述 或 結(jié) 構(gòu) 描 述 ， 也 可以 采 用 三 者 混 合 的 混 合 級 描 述 。 VHDL 支 持 預 定 義 的 和 自 定 義 的 數(shù) 據(jù) 類 型 ， 給 硬 件 描述 帶 來 較 大 的 自 由 度 ， 使 設(shè) 計 人 員 能 夠 方 便 地 創(chuàng) 建 高 層 次 的 系 統(tǒng) 模 型 。其開發(fā)流程：在頂層用方框圖或硬件語言對電路的行為進行描述后，進行系統(tǒng)仿真驗證和糾錯，再用邏輯綜合優(yōu)化工具生成具體的門級邏輯電路的網(wǎng)表，然后通過適配器將網(wǎng)表文件配置于指定的目標器件，產(chǎn)生最終下載文件或配置文件。VHDL 主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口，除了含有許多具有硬件特征的語句外，VHDL 的語言形式和描述風格與句法是十分類似于一般的計算機高級語言。強大的行為描述能力是避開具體的器件結(jié)構(gòu)，從邏輯行為上描述和設(shè)計大規(guī)模電子系統(tǒng)的重要保證 [4]。歸納起來，VHDL 語言主要具有以下優(yōu)點：VHDL 語言功能強大，設(shè)計方式多樣VHDL 語言具有強大的語言結(jié)構(gòu)，只需采用簡單明確的 VHDL 語言程序就可以描述十分復雜的硬件電路。此外，VHDL語言能夠同時支持同步電路、異步電路和隨機電路的設(shè)計實現(xiàn)，這是其他硬件描述語言所不能比擬的。VHDL 語言具有強大的硬件描述能力VHDL 語言具有多層次的電路設(shè)計描述功能，既可描述系統(tǒng)級電路，也可以描述門級電路；描述方式既可以采用行為描述、寄存器傳輸描述或者結(jié)構(gòu)描述，也可以采用三者的混合描述方式。VHDL 語言的強大描述能力還體現(xiàn)在它具有豐富的數(shù)據(jù)類型。 VHDL 語言具有很強的移植能力VHDL 語言很強的移植能力主要體現(xiàn)在： 對于同一個硬件電路的 VHDL 語言描述，它可以從一個模擬器移植到另一個模擬器上、從一個綜合器移植到另一個綜合器上或者從一個工作平臺移植到另一個工作平臺上去執(zhí)行 [6]。這樣做的好處是可以使設(shè)計人員集中精力進行電路設(shè)計的優(yōu)化，而不需要考慮其他的問題。VHDL 語言程序易于共享和復用VHDL 語言采用基于庫 ( library) 的設(shè)計方法。這些模塊可以預先設(shè)計或者使用以前設(shè)計中的存檔模塊，將這些模塊存放在庫中，就可以在以后的設(shè)計中進行復用。 QUARTUS II 簡介Quartus II 是 Altera 公司設(shè)計的綜合性 PLD 開發(fā)軟件，它支持原理圖、VHDL、VerilogHDL 以及 AHDL 等多種設(shè)計輸入形式，內(nèi)嵌有綜合器以及仿真器，可以完成從設(shè)計輸入到硬件配置的完整 PLD 設(shè)計流程 [9]。具有運行速度快，界面統(tǒng)一，功能集中，易學易用等特點。Quartus II 支持 Altera 的 IP 核，包含了 LPM/MegaFunction 宏功能模塊庫，這樣可以使用戶充分的利用成熟的模塊，從而簡化了設(shè)計的復雜性，進而加快了設(shè)計的速度。Altera 在 Quartus II 中包含了許多諸如 SignalTap II、Chip Editor 和 RTL Viewer 的設(shè)計輔助工具，集成了 SOPC和 HardCopy 的設(shè)計流程，并且繼承了 Maxplus II 友好的圖形界面及簡便的使用方法。Quartus II 提供了完全集成且與電路結(jié)構(gòu)無關(guān)的開發(fā)包環(huán)境，具有數(shù)字邏輯設(shè)計的全部特性，包括：可利用原理圖、結(jié)構(gòu)框圖、VerilogHDL、AHDL 和 VHDL 完成電路描述，并將其保存為設(shè)計實體文件；芯片（電路）平面布局連線編輯；LogicLock 增量設(shè)計方法，用戶可建立并優(yōu)化系統(tǒng)，然后添加對原始系統(tǒng)的性能影響較小或無影響的后續(xù)模塊；功能強大的邏輯綜合工具；完備的電路功能仿真與時序邏輯仿真工具；定時/時序分析與關(guān)鍵路徑延時分析；可使用 SignalTap II 邏輯分析工具進行嵌入式的邏輯分析；支持軟件源文件的添加和創(chuàng)建，并將它們鏈接起來生成編程文件；使用組合編譯方式可一次完成整體設(shè)計流程；自動定位編譯錯誤；1高效的期間編程與驗證工具；1可讀入標準的 EDIF 網(wǎng)表文件、VHDL 網(wǎng)表文件和 Verilog 網(wǎng)表文件；1能生成第三方 EDA 軟件使用的 VHDL 網(wǎng)表文件和 Verilog 網(wǎng)表文件。該平臺支持一個工作組環(huán)境下的設(shè)計要求，其中包括支持基于 Inter 的協(xié)作設(shè)計。改進了軟件的 LogicLock 模塊設(shè)計功能，增添了 FastFit 編譯選項，推進了網(wǎng)絡(luò)編輯性能，而且提升了調(diào)試能力。 2 分頻基本原理 等占空比偶數(shù)分頻方法在 設(shè) 計 偶 數(shù) 倍 分 頻 器 時 ,常 用 的 方 法 是 ： 通 過 一 個 由 待 分 頻 時 鐘 上 升 沿 所 觸 發(fā)的 計 數(shù) 器 循 環(huán) 計 數(shù) 來 實 現(xiàn) N 倍 (N 為 偶 數(shù) )分 頻 的 實 現(xiàn) 方 法 ： 通 過 由 待 分 頻 的 時 鐘觸 發(fā) 的 模 為 (N/2)1 的 計 數(shù) 器 計 數(shù) ， 當 計 數(shù) 器 從 0 計 數(shù) 到 (N/2)1 時 ， 輸 出 時 鐘 信 號進 行 翻 轉(zhuǎn) ， 同 時 給 計 數(shù) 器 一 個 復 位 信 號 ,使 得 計 數(shù) 器 在 下 一 個 時 鐘 重 新 開 始 計 數(shù) ，采 用 這 種 方 法 不 斷 循 環(huán) ， 就 可 得 到 所 需 的 N 倍 分 頻 器 。 在 此 同 時 進 行 時 鐘 的 下 降 沿 觸 發(fā) 進 行 計 數(shù) ， 當 計 數(shù) 到 和 上 升 沿 觸 發(fā) 輸 出 時鐘 翻 轉(zhuǎn) 時 所 選 的 特 定 值 相 同 時 ， 對 計 數(shù) 輸 出 進 行 翻 轉(zhuǎn) ,同 樣 經(jīng) 過 (N1)/2 個 時 鐘 時 ，再 次 對 計 數(shù) 輸 出 進 行 翻 轉(zhuǎn) ， 從 而 得 到 另 一 個 占 空 比 非 50%的 N 倍 奇 數(shù) 分 頻 時 鐘 。 如 進 行 三 倍 分 頻 時 鐘 設(shè) 計 時 ， 先 通 過 待 分 頻 時 鐘上 升 沿 觸 發(fā) 計 數(shù) 器 進 行 模 三 計 數(shù) ， 當 計 數(shù) 器 計 數(shù) 到 特 定 值 時 進 行 翻 轉(zhuǎn) ， 比 如 可 以在 計 數(shù) 器 計 數(shù) 到 時 ， 輸 出 時 鐘 進 行 翻 轉(zhuǎn) ， 當 計 數(shù) 到 2 時 再 次 進 行 翻 轉(zhuǎn) ,這 樣 實 際 上實 現(xiàn) 一 個 占 空 比 為 1/3 的 三 分 頻 時 鐘 。 分數(shù)分頻方法數(shù)分頻器的設(shè)計思想與小數(shù)分頻器類似。兩種分頻交替進行的計算方法也和小數(shù)分頻類似。 的分頻計算過程見表 可見要進行 6 次 4 分頻，5 次 3 分頻，滿足上面631的規(guī)律。表 分頻序列1分頻次數(shù) 累加器 分頻系數(shù)1 6 32 12 43 8 34 14 45 10 46 16 37 12 48 8 39 14 410 10 311 16 4 小數(shù)分頻方法小數(shù)分頻器是通過可變分頻和多次平均的方法得到的 [45]。假設(shè)要進行 j，m,n 分頻（j、m 、n 都足整數(shù)且 m、n＜10） ，由于小數(shù)是 2 位，所以總共要進行 100 次分頻，分頻的規(guī)律是進行行 mn 次 j+1 分頻，100mn 次 j 分頻。由上面的分析知道 分頻要進行 6 次 4 分頻，4 次 3 分頻。表 分頻序列分頻次數(shù) 累加器 分頻系數(shù)1 6 32 12 43 8 34 14 45 10 46 6 37 12 48 8 39 14 410 10 4從表 中看出分頻規(guī)律是：首先進行 3 分頻，然后進行 4 分頻，接著 1 次 3 分頻和 2 次 4 分頻，如此循環(huán)下去。其中 m、j 分別控制整數(shù)分頻的分頻系數(shù)和占空比。nl 和 n2 用于調(diào)節(jié)分數(shù)和小數(shù)分頻的占空比。任意倍數(shù)分頻器clka(1 downto 0)mjnn1n2y 第 12 頁 3 任意倍數(shù)分頻器設(shè)計 設(shè)計思想本設(shè)計的設(shè)計思想是：把偶數(shù)分頻，奇數(shù)分頻，半整數(shù)分頻，占空比可調(diào)的分頻，小數(shù)分頻這 5 種比較常見的分頻器集成在一塊芯片之上，并可以通過按鈕來選擇具體由哪一種分頻器進行操作，而撥碼開關(guān)則可以預置一些分頻系數(shù)，發(fā)光二極管則顯示具體由那種分頻實現(xiàn)，數(shù)碼管顯示分頻的系數(shù)。f1，f2，f3，f4 ，f5:表明功能的序號。Rst:復位信號。y5：段選擇信號。y6=fb 選中第三個數(shù)碼管 y6=fd 選中第二個數(shù)碼管 y6=fe 選中第一個數(shù)碼管，數(shù)碼管顯示分頻系數(shù)。各部分的功能如下：選擇按鈕：設(shè)置輸入的方式，選擇需要實現(xiàn)何種分頻。發(fā)光二極管：顯示第幾種分頻被選擇。數(shù)碼管：顯示分頻系數(shù)。 頂層文件設(shè)計分頻器的頂層文件是一個原理圖文件，它包含 8 個模塊 8 個模塊 encoder35 模塊，led 模塊，fenpine 模塊， fenpino 模塊，fenpinm 模塊，fenpinh 模塊，fenpinx 模塊，mux51 模塊。通過將各個模塊用具有電氣性質(zhì)的導線將各個模塊連接起來，這樣原理圖文件就建好了。在建立一 波形文件，保存并仿真。Rst=1 時：當 y5=99 時，數(shù)碼管 1 顯示 4。當 y5=c0 時，數(shù)碼管 3 顯示 0。 模塊設(shè)計 偶數(shù)分頻模塊的設(shè)計偶數(shù)分頻模塊根據(jù)撥碼開關(guān)選擇分頻系數(shù)（count） ，對輸入的 clk 信號進行偶數(shù)分頻。當 temp 小于count/2 時 clout 輸出 1，否則輸出 0，從而實現(xiàn)偶數(shù)分頻