【正文】 附錄 A5 小數(shù)分頻實(shí)現(xiàn)的程序library ieee。139。elsetemp=n11。end if。 thenif sel = 39。beginm1=2*d4+1*c4。 a4,b4,c4,d4:in integer range 1 downto 0。use 。end rtl。 end if。 thenif (clkout339。end if。end if。elsecount = count 1。139。 thenif sel=39。beginset=8*d3+4*c3+2*b3+1*a3。end fenpin_m。entity fenpin_m isport( clkin,rst:in std_logic。 第 30 頁(yè) 附錄 A3 半整數(shù)分頻實(shí)現(xiàn)的程序library ieee。139。elseq=count11。end if。event and clk = 39。139。elsep=count11。end if。event and clk = 39。139。end fenpin_o。entity fenpin_o isport( clk,rst:in std_logic。end rtl。elseclout = 39。039。139。end process。 else null。) thenif temp = count1 then 第 27 頁(yè) temp = 0。139。 begincount=8*d+4*c+2*b。 clkout:out std_logic )。use 。通過(guò)改變分頻系數(shù)的設(shè)置和調(diào)高時(shí)鐘頻率從而擴(kuò)大分頻系數(shù)的輸入范圍提高輸出頻率。本次設(shè)計(jì)不同于其他的分頻器設(shè)計(jì)，本設(shè)計(jì)繼承了將不同分頻集成在一起的思想，但是本設(shè)計(jì)完全運(yùn)用了模塊設(shè)計(jì)，并且通過(guò)按鈕，撥碼開(kāi)關(guān)可以選擇分頻器和分頻系數(shù)，做到隨意的變頻。具體功能如下： 表 led 模塊功能輸入信號(hào) 結(jié)合形式p(m) q(n) v(o)0 0 0 x=8*d5+4*c5+2*b5+1*a50 0 1 x=8*d5+4*c5+2*b5+1*a50 1 0 x=8*d5+4*c5+2*b5+1*a50 1 1 x=2*d5+1*c5，y=2*b5+1*a51 0 0 x=2*d5+1*c5，y=2*b5+1*a51 0 1 無(wú)操作1 1 0 無(wú)操作1 1 1 無(wú)操作led 的實(shí)現(xiàn)程序見(jiàn)附錄 A7led 模塊程序仿真結(jié)果如圖 所示： 第 21 頁(yè) 圖 led 仿真圖從仿真結(jié)果可以看出：當(dāng) m=0， n=0，o=0 時(shí)，選中的是偶數(shù)分頻，由于 d5 等于 1，故分頻系數(shù)為 8，3個(gè)數(shù)碼顯示的順序?yàn)?0，不顯示，8。encoder_35 模塊的作用是：提供給 mux51 模塊的輸入信號(hào)， mux51 模塊根據(jù)輸入信號(hào)，判斷是哪路信號(hào)后輸出信號(hào)。只有當(dāng) 35 譯碼器的輸出選中偶數(shù)分頻且 rst=1 時(shí)占空比可調(diào)的分頻才工作。占空比可調(diào)的分頻（1:3 分頻）模塊程序仿真結(jié)果如圖 所示： 第 18 頁(yè) 圖 占空比可調(diào)分頻從仿真結(jié)果可以看出：這種設(shè)計(jì)的優(yōu)點(diǎn)是：在 rst 或者 sel 有一個(gè)為低電平時(shí)，可以保持前一狀態(tài)和計(jì)數(shù)結(jié)果，使其具有記憶功能。本設(shè)計(jì)占空比可調(diào)的分頻的關(guān)鍵是對(duì) clk 信號(hào)的上升沿信號(hào)進(jìn)行計(jì)數(shù) temp。本設(shè)計(jì)偶數(shù)分頻的思想如圖 所示：圖 半整數(shù)分頻原理圖只有當(dāng) 35 譯碼器的輸出選中偶數(shù)分頻且 rst=1 時(shí)半整數(shù)分頻才工作。只有當(dāng) 35 譯碼器的輸出選中偶數(shù)分頻且 rst=1 時(shí)奇數(shù)分頻才工作。偶數(shù)分頻（4 分頻）模塊程序仿真結(jié)果如圖 所示： 第 15 頁(yè) 圖 偶數(shù)分頻從仿真結(jié)果可以看出：本設(shè)計(jì)的優(yōu)點(diǎn)是：當(dāng) rst=0，sel=0 時(shí)，輸出信號(hào)為低電平；當(dāng) rst 或者 sel 中有一個(gè)為低電平時(shí)，計(jì)數(shù)器停止計(jì)數(shù)，但保持上一狀態(tài)繼續(xù)輸出，當(dāng)恢復(fù) rst=1，sel=1 時(shí)繼續(xù)計(jì)數(shù)，執(zhí)行分頻。本設(shè)計(jì)偶數(shù)分頻的關(guān)鍵是對(duì) clk 信號(hào)的上升信號(hào)進(jìn)行計(jì)數(shù)（temp） 。當(dāng) y5=ff 時(shí)，數(shù)碼管 2 不顯示。保存編譯。信號(hào)輸出：把分頻后的信號(hào)進(jìn)行輸出。撥碼開(kāi)關(guān)：提供分頻的系數(shù)。 y6：位選擇信號(hào)。P=0，q=0 ，v =0 :偶數(shù)分頻，f1=1 ，f2=f3=f4=f5=0；P=0，q=0，v =1 :奇數(shù)分頻，f2=1 ，f1=f3=f4=f5=0；P=0，q=1 ，v =0:半整數(shù)分頻，f3=1 ，f1=f2=f4=f5=0；P=0，q=1 ，v =1:可預(yù)置占空比分頻，f4=1 ，f1=f2=f3=f5=0；P=1，q=0 ，v =0:小數(shù)分頻，f5=1 ，f1=f2=f3= f4=0；clk：時(shí)鐘信號(hào)。因?yàn)橛行?shù)和分?jǐn)?shù)分頻，所以預(yù)置端口較多，但是可調(diào)性也達(dá)到了最大。 任意倍數(shù)分頻器加入控制模塊就可以將上述 4 種分頻器集成到一起，變成任意數(shù)值分頻器，頂層原理見(jiàn)圖 第 11 頁(yè) 圖 任意倍數(shù)分頻器框圖當(dāng)輸入的二進(jìn)制數(shù) a=00 時(shí)實(shí)現(xiàn)偶數(shù)和占空比不等于 50％的奇數(shù)分頻，a=01 時(shí)實(shí)現(xiàn)占空比為 50％的奇數(shù)分頻，a=10 和 ll 時(shí)分別實(shí)現(xiàn)小數(shù)和分?jǐn)?shù)分頻。不管是幾位小數(shù)總要進(jìn)行兩種系數(shù)的分頻，兩種分頻究竟如何交義進(jìn)行，可以根據(jù)一定的規(guī)律計(jì)算出來(lái)，下面以 分頻為例進(jìn)行講解。分?jǐn)?shù)分頻器，其中 j、m、n 分別取 16，故實(shí)現(xiàn)了 分頻，參數(shù)61nn2 用來(lái)調(diào)節(jié)占空比。假設(shè)進(jìn)行 .分頻，總分頻次數(shù)由分母jnmm 決定，規(guī)律是進(jìn)行 n 次 j+1 分頻和 mn 次 j 分頻。然 后 對(duì) 兩 個(gè) 占 空 比 非 50%的 N 倍 奇 數(shù) 分 頻 時(shí) 鐘 進(jìn) 行 邏 輯 或 運(yùn) 算 ， 就 能 得 到 一 個(gè) 占空 比 為 50%的 N 倍 奇 數(shù) 分 頻 時(shí) 鐘 。支持 MAX7000/MAX3000 等乘積項(xiàng)器件[12]。Altera 的 Quartus II 可編程邏輯軟件屬于第四代 PLD 開(kāi)發(fā)平臺(tái)。Quartus II 支持的器件類(lèi)型非常豐富，其圖形界面也易于操作。Quartus II 可以在 XP、 Linux 以及 Unix 上使用，除了可以使用 Tcl 腳本完成設(shè)計(jì)流程外，提供了完善的用戶(hù)圖形界面設(shè)計(jì)方式。在設(shè)計(jì)過(guò)程中，設(shè)計(jì)人員可以建立各種可再次利用的模塊，一個(gè)大規(guī)模的硬件電路的設(shè)計(jì)不可能從門(mén)級(jí)電路開(kāi)始一步步地進(jìn)行設(shè)計(jì)，而是一些模塊的累加。VHDL 語(yǔ)言的設(shè)計(jì)描述與器件無(wú)關(guān)采用 VHDL 語(yǔ)言描述硬件電路時(shí)，設(shè)計(jì)人員并不需要首先考慮選擇進(jìn)行設(shè)計(jì)的器件。同時(shí)，VHDL 語(yǔ)言也支持慣性延遲和傳輸延遲，這樣可以準(zhǔn) 第 6 頁(yè) 確地建立硬件電路的模型。同時(shí)，它還具有多層次的電路設(shè)計(jì)描述功能。VHDL 系統(tǒng)設(shè)計(jì)與其他硬件描述語(yǔ)言相比，具有比較強(qiáng)的行為描述能力，從而決定了它成為系統(tǒng)設(shè)計(jì)領(lǐng)域最佳的硬件描述語(yǔ)言之一。 VHDL 語(yǔ)言 具有自頂向下和基于庫(kù)的設(shè)計(jì)特點(diǎn)。VHDL 語(yǔ)言具有多層次描述系統(tǒng)硬件功能的能力，既 可 以 描 述 系 統(tǒng) 級(jí) 電 路 ， 又 可以 描 述 門(mén) 級(jí) 電 路 。 VHDL 語(yǔ)言和 QUARTUS II 簡(jiǎn)介 VHDL 語(yǔ)言簡(jiǎn)介VHDL（VHSIC（Very High Speed Integrated Circuit）Hardware Description Language）是超高速集成電路硬件描述語(yǔ)言，是一種用于電路設(shè)計(jì)的高級(jí)語(yǔ)言。CPLD 和 FPGA 還 有 一 個(gè) 區(qū) 別 ： CPLD 下 電 之 后 ， 原 有 燒 入 的 邏 輯 結(jié) 構(gòu) 不 會(huì) 消失 ； 而 FPGA 下 電 之 后 ， 再 次 上 電 時(shí) ， 需 要 重 新 加 載 FLASH 里 面 的 邏 輯 代 碼 ， 需要 一 定 的 加 載 時(shí) 間 。CPLD 和 FPGA 另 外 一 個(gè) 區(qū) 別 是 大 多 數(shù) 的 FPGA 含 有 高 層 次 的 內(nèi) 置 模 塊 （ 比 如加 法 器 和 乘 法 器 ） 和 內(nèi) 置 的 記 憶 體 。 CPLD 是 一 個(gè) 有 點(diǎn) 限 制 性 的 結(jié)構(gòu) 。早 在 1980 年 代 中 期 ， FPGA 已 經(jīng) 在 PLD 設(shè) 備 中 扎 根 。 FPGA 的 編 程 無(wú) 須 專(zhuān) 用 的 FPGA 編 程 器 ， 只 須 用 通 用 的EPROM、 PROM 編 程 器 即 可 。FPGA 是 由 存 放 在 片 內(nèi) RAM 中 的 程 序 來(lái) 設(shè) 置 其 工 作 狀 態(tài) 的 ， 因 此 ， 工 作 時(shí) 需要 對(duì) 片 內(nèi) 的 RAM 進(jìn) 行 編 程 。 FPGA 可 做 其 它 全 定 制 或 半 定 制 ASIC 電 路 的 中 試 樣 片 。另外一種方法是用 CPLD（復(fù)雜可編程邏輯器件備） 。FPGA 一般來(lái)說(shuō)比 ASIC（專(zhuān)用 集成芯片）的速度要慢，無(wú)法完成復(fù)雜的設(shè)計(jì)，但是功耗較低。這些可編輯元件可以被用來(lái)實(shí)現(xiàn)一些基本的邏輯門(mén)電路（比如 AND、OR、XOR、NOT）或者更復(fù)雜一些的組合功能比如解碼器或數(shù)學(xué)方程式。分頻系數(shù)設(shè)置：偶數(shù)分頻：2，4，6，8，10，12，14奇數(shù)分頻：1，3，5，7，9，11，13，15半整數(shù)分頻：—占空比可調(diào)的分頻：1:1，1:2，1:3，2:1，2:2，2:3，3:1，3:2，3:3小數(shù)分頻：— FPGA 概述FPGA(Field Programmable Gate Array)現(xiàn)場(chǎng)可編程邏輯門(mén)陣列，它是在PAL（ Programmable Array Logic） 、GAL(generic array logic)、CPLD(Complex Programmable Logic Device)等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。在 數(shù) 字 系 統(tǒng) 的 設(shè) 計(jì) 中 ， 設(shè) 計(jì) 人 員 會(huì) 遇 到 各 種 形 式 的 分 頻 需 求 ， 如 整 數(shù) 、 小 數(shù) 、分 數(shù) 分 頻 等 ?；贔PGA 實(shí)現(xiàn)的分頻電路一般有兩種方法：一種是使用 FPGA 芯片內(nèi)部提供的鎖相環(huán)電路進(jìn)行分頻，如 ALTERA 提供的 PLL（Phase Locked Loop） ，Xilinx 提供的DLL（Delay Locked Loop） ；第二種是使用硬件描述語(yǔ)言，如 VHDL、Verilog HDL 等。所以采用先進(jìn)的 FPGA/CPLD 取代傳統(tǒng)的標(biāo)準(zhǔn)集成電路、接口電路已成為電子技術(shù)發(fā)展的必然趨勢(shì) [1]。FPGA/CPLD 的設(shè)計(jì)采用了高級(jí)語(yǔ)言，如 VHDL 語(yǔ)言 AHDL 語(yǔ)言等，進(jìn)一步打破了軟件與硬件之間的界限，縮短了產(chǎn)品的開(kāi)發(fā)周期。分頻器是數(shù)字系統(tǒng)設(shè)計(jì)中的一種基本電路，我們往往需要通過(guò)分頻器得到我們所需要的時(shí)鐘頻率，在 FPGA 的設(shè)計(jì)中也是使用頻率非常高的一種基本設(shè)計(jì)。因此使用硬件描述語(yǔ)言實(shí)現(xiàn)分頻電路在數(shù)字電路設(shè)計(jì)較為常用，因?yàn)樗牟欢嗟倪壿媶卧涂梢詫?shí)現(xiàn)對(duì)時(shí)鐘的操作，具有成本低、可編程等優(yōu)點(diǎn) [3]。本論文利用 VHDL 硬件描述語(yǔ)言，通過(guò) QuartusⅡ 開(kāi)發(fā)平臺(tái)，設(shè)計(jì)了一種能滿(mǎn)足偶數(shù)分頻，奇數(shù)分頻，半整數(shù)分頻，占空比可調(diào)的分頻，小數(shù)分頻的任意倍數(shù)分頻器，并可以通過(guò)按鈕來(lái)選擇具體由哪一種分頻器進(jìn)行操作，而撥碼開(kāi)關(guān)則可以預(yù)置一些分頻系數(shù)，發(fā)光二極管則顯示具體由那種分頻實(shí)現(xiàn)，數(shù)碼管顯示分頻的系數(shù)。在修改和升級(jí)時(shí)，不需額外地改變 PCB 電路板，只是在計(jì)算機(jī)上修改和更新程序，使硬件設(shè)計(jì)工作成為軟件開(kāi)發(fā)工作，縮短了系統(tǒng)設(shè)計(jì)的周期，提高了實(shí)現(xiàn)的靈活性并降低了成本以硬件描述語(yǔ)言（Verilog 或 VHDL）所完成的電路設(shè)計(jì)，可以經(jīng)過(guò)簡(jiǎn)單的綜合與布局，快速的燒錄至 FPGA 上進(jìn)行測(cè)試，是現(xiàn)代 IC 設(shè)計(jì)驗(yàn)證的技術(shù)主流。一個(gè)出廠后的成品 FPGA 的邏輯塊和連接 第 3 頁(yè) 可以按照設(shè)計(jì)者而改變，所以 FPGA 可以完成所需要的邏輯功能。因?yàn)檫@些芯片有比較差的可編輯能力，所以這些設(shè)計(jì)的開(kāi)發(fā)是在普通的 FPGA 上完成的，然后將設(shè)計(jì)轉(zhuǎn)移到一個(gè)類(lèi)似于 ASIC 的芯片上。 FPGA 的基本特點(diǎn)有： 采 用 FPGA 設(shè) 計(jì) ASIC 電 路 (專(zhuān) 用 集 成 電 路 )， 用 戶(hù) 不 需 要 投 片 生 產(chǎn) ， 就 能 得 到合 用 的 芯 片 。 FPGA 采 用 高 速 CHMOS 工 藝 ， 功 耗 低 ， 可 以 與 CMOS、 T