【正文】 TL 電 平 兼 容 。 掉 電 后 ， FPGA 恢 復(fù) 成 白 片 ， 內(nèi) 部 邏 輯 關(guān) 系 消 失 ， 因 此 ，F(xiàn)PGA 能 夠 反 復(fù) 使 用 。 因 此 ， 第 4 頁(yè) FPGA 的 使 用 非 常 靈 活 。CPLD 和 FPGA 的 主 要 區(qū) 別 是 他 們 的 系 統(tǒng) 結(jié) 構(gòu) 。 而 FPGA 卻 是 有 很 多 的 連 接 單 元 ， 這 樣 雖 然 讓 它可 以 更 加 靈 活 的 編 輯 ， 但 是 結(jié) 構(gòu) 卻 復(fù) 雜 的 多 。 一 些 FPGA 可 以 讓 設(shè) 備 的 一 部 分 重 新 編 輯 而 其 他 部 分 繼 續(xù) 正 常 運(yùn) 行 。 Actel 主 要 提 供 非易 失 性 FPGA， 產(chǎn) 品 主 要 基 于 反 熔 絲 工 藝 和 FLASH 工 藝 。目前，國(guó)內(nèi)對(duì)它的應(yīng)用多數(shù)集中在 FPGA/CPLD/EPLD 的設(shè) 第 5 頁(yè) 計(jì)當(dāng)中，除此之外，一些較為有實(shí)力的單位，也將它用來設(shè)計(jì) ASIC。 VHDL 支 持 預(yù) 定 義 的 和 自 定 義 的 數(shù) 據(jù) 類 型 ， 給 硬 件 描述 帶 來 較 大 的 自 由 度 ， 使 設(shè) 計(jì) 人 員 能 夠 方 便 地 創(chuàng) 建 高 層 次 的 系 統(tǒng) 模 型 。VHDL 主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口，除了含有許多具有硬件特征的語(yǔ)句外，VHDL 的語(yǔ)言形式和描述風(fēng)格與句法是十分類似于一般的計(jì)算機(jī)高級(jí)語(yǔ)言。歸納起來，VHDL 語(yǔ)言主要具有以下優(yōu)點(diǎn)：VHDL 語(yǔ)言功能強(qiáng)大，設(shè)計(jì)方式多樣VHDL 語(yǔ)言具有強(qiáng)大的語(yǔ)言結(jié)構(gòu)，只需采用簡(jiǎn)單明確的 VHDL 語(yǔ)言程序就可以描述十分復(fù)雜的硬件電路。VHDL 語(yǔ)言具有強(qiáng)大的硬件描述能力VHDL 語(yǔ)言具有多層次的電路設(shè)計(jì)描述功能，既可描述系統(tǒng)級(jí)電路，也可以描述門級(jí)電路；描述方式既可以采用行為描述、寄存器傳輸描述或者結(jié)構(gòu)描述，也可以采用三者的混合描述方式。 VHDL 語(yǔ)言具有很強(qiáng)的移植能力VHDL 語(yǔ)言很強(qiáng)的移植能力主要體現(xiàn)在： 對(duì)于同一個(gè)硬件電路的 VHDL 語(yǔ)言描述，它可以從一個(gè)模擬器移植到另一個(gè)模擬器上、從一個(gè)綜合器移植到另一個(gè)綜合器上或者從一個(gè)工作平臺(tái)移植到另一個(gè)工作平臺(tái)上去執(zhí)行 [6]。VHDL 語(yǔ)言程序易于共享和復(fù)用VHDL 語(yǔ)言采用基于庫(kù) ( library) 的設(shè)計(jì)方法。 QUARTUS II 簡(jiǎn)介Quartus II 是 Altera 公司設(shè)計(jì)的綜合性 PLD 開發(fā)軟件，它支持原理圖、VHDL、VerilogHDL 以及 AHDL 等多種設(shè)計(jì)輸入形式，內(nèi)嵌有綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整 PLD 設(shè)計(jì)流程 [9]。Quartus II 支持 Altera 的 IP 核，包含了 LPM/MegaFunction 宏功能模塊庫(kù)，這樣可以使用戶充分的利用成熟的模塊，從而簡(jiǎn)化了設(shè)計(jì)的復(fù)雜性，進(jìn)而加快了設(shè)計(jì)的速度。Quartus II 提供了完全集成且與電路結(jié)構(gòu)無(wú)關(guān)的開發(fā)包環(huán)境，具有數(shù)字邏輯設(shè)計(jì)的全部特性，包括：可利用原理圖、結(jié)構(gòu)框圖、VerilogHDL、AHDL 和 VHDL 完成電路描述，并將其保存為設(shè)計(jì)實(shí)體文件；芯片（電路）平面布局連線編輯；LogicLock 增量設(shè)計(jì)方法，用戶可建立并優(yōu)化系統(tǒng)，然后添加對(duì)原始系統(tǒng)的性能影響較小或無(wú)影響的后續(xù)模塊；功能強(qiáng)大的邏輯綜合工具；完備的電路功能仿真與時(shí)序邏輯仿真工具；定時(shí)/時(shí)序分析與關(guān)鍵路徑延時(shí)分析；可使用 SignalTap II 邏輯分析工具進(jìn)行嵌入式的邏輯分析；支持軟件源文件的添加和創(chuàng)建，并將它們鏈接起來生成編程文件；使用組合編譯方式可一次完成整體設(shè)計(jì)流程；自動(dòng)定位編譯錯(cuò)誤；1高效的期間編程與驗(yàn)證工具；1可讀入標(biāo)準(zhǔn)的 EDIF 網(wǎng)表文件、VHDL 網(wǎng)表文件和 Verilog 網(wǎng)表文件；1能生成第三方 EDA 軟件使用的 VHDL 網(wǎng)表文件和 Verilog 網(wǎng)表文件。改進(jìn)了軟件的 LogicLock 模塊設(shè)計(jì)功能，增添了 FastFit 編譯選項(xiàng)，推進(jìn)了網(wǎng)絡(luò)編輯性能，而且提升了調(diào)試能力。 在 此 同 時(shí) 進(jìn) 行 時(shí) 鐘 的 下 降 沿 觸 發(fā) 進(jìn) 行 計(jì) 數(shù) ， 當(dāng) 計(jì) 數(shù) 到 和 上 升 沿 觸 發(fā) 輸 出 時(shí)鐘 翻 轉(zhuǎn) 時(shí) 所 選 的 特 定 值 相 同 時(shí) ， 對(duì) 計(jì) 數(shù) 輸 出 進(jìn) 行 翻 轉(zhuǎn) ,同 樣 經(jīng) 過 (N1)/2 個(gè) 時(shí) 鐘 時(shí) ，再 次 對(duì) 計(jì) 數(shù) 輸 出 進(jìn) 行 翻 轉(zhuǎn) ， 從 而 得 到 另 一 個(gè) 占 空 比 非 50%的 N 倍 奇 數(shù) 分 頻 時(shí) 鐘 。 分?jǐn)?shù)分頻方法數(shù)分頻器的設(shè)計(jì)思想與小數(shù)分頻器類似。 的分頻計(jì)算過程見表 可見要進(jìn)行 6 次 4 分頻，5 次 3 分頻，滿足上面631的規(guī)律。假設(shè)要進(jìn)行 j，m,n 分頻（j、m 、n 都足整數(shù)且 m、n＜10） ，由于小數(shù)是 2 位，所以總共要進(jìn)行 100 次分頻，分頻的規(guī)律是進(jìn)行行 mn 次 j+1 分頻，100mn 次 j 分頻。表 分頻序列分頻次數(shù) 累加器 分頻系數(shù)1 6 32 12 43 8 34 14 45 10 46 6 37 12 48 8 39 14 410 10 4從表 中看出分頻規(guī)律是：首先進(jìn)行 3 分頻，然后進(jìn)行 4 分頻，接著 1 次 3 分頻和 2 次 4 分頻，如此循環(huán)下去。nl 和 n2 用于調(diào)節(jié)分?jǐn)?shù)和小數(shù)分頻的占空比。f1，f2，f3，f4 ，f5:表明功能的序號(hào)。y5：段選擇信號(hào)。各部分的功能如下：選擇按鈕：設(shè)置輸入的方式，選擇需要實(shí)現(xiàn)何種分頻。數(shù)碼管：顯示分頻系數(shù)。通過將各個(gè)模塊用具有電氣性質(zhì)的導(dǎo)線將各個(gè)模塊連接起來，這樣原理圖文件就建好了。Rst=1 時(shí)：當(dāng) y5=99 時(shí)，數(shù)碼管 1 顯示 4。 模塊設(shè)計(jì) 偶數(shù)分頻模塊的設(shè)計(jì)偶數(shù)分頻模塊根據(jù)撥碼開關(guān)選擇分頻系數(shù)（count） ，對(duì)輸入的 clk 信號(hào)進(jìn)行偶數(shù)分頻。偶數(shù)分頻實(shí)現(xiàn)的程序見附錄 A1。當(dāng) p (count11)/2 或者 q(count11)/2 時(shí) clout 輸出 1，否則輸出 0，從而實(shí)現(xiàn)奇數(shù)分頻。 半整數(shù)模塊設(shè)計(jì)半整數(shù)分頻模塊根據(jù)撥碼開關(guān)選擇分頻系數(shù)（count1） ，對(duì)輸入的 clk 信號(hào)進(jìn)行偶數(shù)分頻。 占空比可調(diào)的分頻模塊設(shè)計(jì)占空比可調(diào)的分頻模塊根據(jù)撥碼開關(guān)選擇占空比（m1 ：n1） ，對(duì)輸入的 clk 信號(hào)進(jìn)行占空比可調(diào)的分頻。占空比可調(diào)的分頻實(shí)現(xiàn)的程序見附錄 A4。本設(shè)計(jì)小數(shù)分頻的關(guān)鍵是實(shí)現(xiàn)（10x）次 n 分頻和 x 次的 n+1 分頻的交替進(jìn)行，從而實(shí)現(xiàn)小數(shù)的分頻。 encoder_35 模塊的設(shè)計(jì)encoder_35 模塊的功能見表：表 encoder_35 模塊的功輸入信號(hào) 輸出信號(hào)p q v a b c d e0 0 0 0 0 0 0 10 0 1 0 0 0 1 00 1 0 0 0 1 0 00 1 1 0 1 0 0 01 0 0 1 0 0 0 01 0 1 0 0 0 0 01 1 0 0 0 0 0 01 1 1 0 0 0 0 0例如：當(dāng) p=0,q=0，v=0 時(shí)， e 端輸出高電平 1，而其他輸出低電平 0，表明 e 端被選中。m，n，o 鏈接 p，q，v 根據(jù)輸入的信號(hào)，選擇 a5，b5，c5，d5 的結(jié)合形式。結(jié)論通過各種方式查閱大量資料，首先了解已經(jīng)很成熟的分頻技術(shù)，大致上都是先將 第 23 頁(yè) 不同分頻形式的分頻器列舉出來，然后創(chuàng)建一個(gè)模塊，將不同形式的分頻器集成在一起。本設(shè)計(jì)還有不足之處，分頻系數(shù)設(shè)置的小，導(dǎo)致分頻系數(shù)的輸入存在局限性，而時(shí)鐘頻率設(shè)置的較小，導(dǎo)致輸出頻率低。 第 25 頁(yè) 參考文獻(xiàn)[1] [M]. 北京：電于工業(yè)出版社，2022.[2] 吳玉呂，胡水強(qiáng)， CPLD/FPGA 的多功能分頻器的設(shè)計(jì)與實(shí)現(xiàn)[L].世界電子元器件，2022(03) .[3] 潘松,黃繼業(yè) .EDA技術(shù)實(shí)用教程（第三版） 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