基于fpgadsp的軟件無線電通用平臺設計-預覽頁
【正文】 器能夠動態(tài)地在軟件的主要部分間切換，而FPGA能夠根據需要完全重新配置，實現特定標準的數據通道?？傮w框圖如圖1所示。在數字下變頻和上變頻側，各有一組FPGA和DSP構成數據處理單元，在此單元中它們共用外部存儲器，以實現數據的交換、處理與存儲。系統PCI管理芯片采用QUICKLOGIC公司的QL5064，這是一款反熔絲設計的芯片，符合 PCI 規(guī)范，包括PCI部分和用戶部分。另外，利用QL5064器件上的FPGA部分模塊，可以實現PC機通過PCI總線隨時更新FPGA和DSP程序。經信號處理模塊處理后的數字信號送到數字上變頻及抽取濾波處理模塊，經處理后再送到高速DAC傳送給發(fā)射系統。AD9857具有200MHz內部時鐘速度，集成了帶鎖定指示器的4～20倍可編程時鐘倍頻器，可提供高精度的系統時鐘；內部32位正交DDS，可實現FSK調制功能；14位DDS和DAC的數據路徑結構，可接受復合I/Q輸入數據；32位頻率控制字，而且控制接口簡單：10MHz串行，并與SPI兼容；具有反轉SINC功能，在DAC變換之前恢復出想得到的信號包絡；有很好的動態(tài)特性：當65Hz模擬信號輸出時，D/A轉換電路輸出的無雜散動態(tài)范圍SFDR大于80dB，并且能夠對8位輸出進行幅度控制 [4]。FPGA具有較高的處理速度和較高的穩(wěn)定性，同時又具有設計靈活、易于修改和維護的優(yōu)點，可以適應不同的系統的要求，采用靈活的結構滿足不同的需要，提高了系統的適用性及可擴展性。它的高速性能特點允許用于采樣速率高達105MHz的中頻采樣。從AD6634中出來的數字信號再由FPGA存入板上SDRAM中，以便于由DSP芯片加以處理。幅度 相位圖2 第一次采集的信號幅度和相位幅度均值=，標準差=；相位均值=，標準差=幅度 相位圖3 第二次采集的信號幅度和相位幅度均值=，標準差=；相位均值=，標準差=幅度 相位圖4 第三次采集的信號幅度和相位幅度均值=，標準差=；相位均值=，標準差= 從三組數據可以看出，接收系統隨時間變化穩(wěn)定性很好?！⌒旁氡葴y試 ADC時鐘為80M，采集的輸入AD信號是5M正弦波，對采集的數據用MATLAB進行計算結果如下圖所示。圖5（b）是從FPGA給DAC的一個10M正弦波得到的波形顯示。另外，通用處理DSP與FPGA結合使用，發(fā)揮各自的優(yōu)勢，能夠增強功能，改善吞吐量，減小系統成本和降低系統功率。軟件無線電技術與應用[M]
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