基于fpgadsp的軟件無(wú)線(xiàn)電通用平臺(tái)設(shè)計(jì)-預(yù)覽頁(yè)
【正文】 器能夠動(dòng)態(tài)地在軟件的主要部分間切換，而FPGA能夠根據(jù)需要完全重新配置，實(shí)現(xiàn)特定標(biāo)準(zhǔn)的數(shù)據(jù)通道?？傮w框圖如圖1所示。在數(shù)字下變頻和上變頻側(cè)，各有一組FPGA和DSP構(gòu)成數(shù)據(jù)處理單元，在此單元中它們共用外部存儲(chǔ)器，以實(shí)現(xiàn)數(shù)據(jù)的交換、處理與存儲(chǔ)。系統(tǒng)PCI管理芯片采用QUICKLOGIC公司的QL5064，這是一款反熔絲設(shè)計(jì)的芯片，符合 PCI 規(guī)范，包括PCI部分和用戶(hù)部分。另外，利用QL5064器件上的FPGA部分模塊，可以實(shí)現(xiàn)PC機(jī)通過(guò)PCI總線(xiàn)隨時(shí)更新FPGA和DSP程序。經(jīng)信號(hào)處理模塊處理后的數(shù)字信號(hào)送到數(shù)字上變頻及抽取濾波處理模塊，經(jīng)處理后再送到高速DAC傳送給發(fā)射系統(tǒng)。AD9857具有200MHz內(nèi)部時(shí)鐘速度，集成了帶鎖定指示器的4～20倍可編程時(shí)鐘倍頻器，可提供高精度的系統(tǒng)時(shí)鐘；內(nèi)部32位正交DDS，可實(shí)現(xiàn)FSK調(diào)制功能；14位DDS和DAC的數(shù)據(jù)路徑結(jié)構(gòu)，可接受復(fù)合I/Q輸入數(shù)據(jù)；32位頻率控制字，而且控制接口簡(jiǎn)單：10MHz串行，并與SPI兼容；具有反轉(zhuǎn)SINC功能，在DAC變換之前恢復(fù)出想得到的信號(hào)包絡(luò)；有很好的動(dòng)態(tài)特性：當(dāng)65Hz模擬信號(hào)輸出時(shí)，D/A轉(zhuǎn)換電路輸出的無(wú)雜散動(dòng)態(tài)范圍SFDR大于80dB，并且能夠?qū)?位輸出進(jìn)行幅度控制 [4]。FPGA具有較高的處理速度和較高的穩(wěn)定性，同時(shí)又具有設(shè)計(jì)靈活、易于修改和維護(hù)的優(yōu)點(diǎn)，可以適應(yīng)不同的系統(tǒng)的要求，采用靈活的結(jié)構(gòu)滿(mǎn)足不同的需要，提高了系統(tǒng)的適用性及可擴(kuò)展性。它的高速性能特點(diǎn)允許用于采樣速率高達(dá)105MHz的中頻采樣。從AD6634中出來(lái)的數(shù)字信號(hào)再由FPGA存入板上SDRAM中，以便于由DSP芯片加以處理。幅度 相位圖2 第一次采集的信號(hào)幅度和相位幅度均值=，標(biāo)準(zhǔn)差=；相位均值=，標(biāo)準(zhǔn)差=幅度 相位圖3 第二次采集的信號(hào)幅度和相位幅度均值=，標(biāo)準(zhǔn)差=；相位均值=，標(biāo)準(zhǔn)差=幅度 相位圖4 第三次采集的信號(hào)幅度和相位幅度均值=，標(biāo)準(zhǔn)差=；相位均值=，標(biāo)準(zhǔn)差= 從三組數(shù)據(jù)可以看出，接收系統(tǒng)隨時(shí)間變化穩(wěn)定性很好。 信噪比測(cè)試 ADC時(shí)鐘為80M，采集的輸入AD信號(hào)是5M正弦波，對(duì)采集的數(shù)據(jù)用MATLAB進(jìn)行計(jì)算結(jié)果如下圖所示。圖5（b）是從FPGA給DAC的一個(gè)10M正弦波得到的波形顯示。另外，通用處理DSP與FPGA結(jié)合使用，發(fā)揮各自的優(yōu)勢(shì)，能夠增強(qiáng)功能，改善吞吐量，減小系統(tǒng)成本和降低系統(tǒng)功率。軟件無(wú)線(xiàn)電技術(shù)與應(yīng)用[M]
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