【正文】 路 （ ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。 目前以硬件描述語言（ Verilog 或 VHDL）所完成的電路 設(shè)計(jì)，可以經(jīng)過簡(jiǎn)單的綜合與布局，快速的燒錄至 FPGA 上進(jìn)行測(cè)試，是現(xiàn)代 IC 設(shè)計(jì)驗(yàn)證的技術(shù)主流。這些可編輯元件可以被用來實(shí)現(xiàn)一些基本的邏輯門電路（比如 AND、 OR、XOR、 NOT）或者更復(fù)雜一些的組合功能比如解碼器或數(shù)學(xué)方程式。在大多數(shù)的FPGA 里面，這些可編輯的元件里也包含記憶元件例如觸發(fā)器（ Flip－ flop）或者其他更加完整的記憶塊。 系統(tǒng)設(shè)計(jì)師可以根據(jù)需要通過可編輯的連接把 FPGA 內(nèi)部的邏輯塊連接起來，就好像一個(gè)電路試驗(yàn)板被放在了一個(gè)芯片里。一個(gè)出廠后的成品 FPGA 的邏輯塊和連接可以按照設(shè)計(jì) 者而改變，所以 FPGA 可以完成所需要的邏輯功能。 FPGA 一般來說比 ASIC（專用集成芯片）的速度要慢，無法完成復(fù)雜的設(shè)計(jì)，而且消耗更多的電能。但是他們也有很多的優(yōu)點(diǎn)比如可以快速成品，可以被修改來改正程序中的錯(cuò)誤和更便宜的造價(jià)。廠商也可能會(huì)提供便宜的但是編輯能力差的 FPGA。因?yàn)檫@些芯片有比較差的可編輯能力，所以這些設(shè)計(jì)的開發(fā)是在普通的 FPGA 上完成的，然后將設(shè)計(jì)轉(zhuǎn)移到一個(gè)類似于 ASIC 的芯片上。另外一種方法是用 CPLD（復(fù)雜可編程邏輯器件備）。 它的特點(diǎn)有： 1） 采用 FPGA 設(shè)計(jì) ASIC 電路 (特定用途集成 電路 )，用戶不需要投片生產(chǎn)，就能得到合用的芯片。 2） FPGA 可做其它全定制或半定制 ASIC 電路的中試樣片。 3） FPGA 內(nèi)部有豐富的觸發(fā)器和 I／ O 引腳。 4） FPGA 是 ASIC 電路中設(shè)計(jì)周期最短、開發(fā)費(fèi)用最低、風(fēng)險(xiǎn)最小的器件之 5 一。 5) FPGA 采用高速 CHMOS 工藝，功耗低，可以與 CMOS、 TTL 電平兼容。 FPGA由什么構(gòu)成 通常 FPGA 由布線資源分隔的可編程邏輯單元構(gòu)成陳列，又由可編程 I/O 單元圍繞陳列構(gòu)成整個(gè)芯片，排成陳列的邏輯單元由布線通道中的可編程內(nèi)斂線連接起來 實(shí)現(xiàn)一定邏輯的功能。 FPGA 的內(nèi)部結(jié)構(gòu)大致分為 5 個(gè)部分 : 均勻分布的邏輯塊組成的邏輯陣列 , 輸入 I/O 輸出塊 ( I/O 塊 ) , 連線資源 ,全局網(wǎng)絡(luò) , 嵌入式資源。 FPGA 器件的組合邏輯塊是查找表結(jié)構(gòu)。 I/O 塊可以配置成各種輸入、輸出模式。連線資源用于將不同的邏輯塊連接起來。全局網(wǎng)絡(luò)是連線資源中的特殊連線 , 其性能比普通連線要好得多 , 它延伸到器件內(nèi)所有的資源位置。全局網(wǎng)絡(luò)一般分配給時(shí)鐘信號(hào) , 構(gòu)成時(shí)鐘樹。有時(shí)也可以分配給復(fù)位信號(hào)、使能信號(hào)或者其他特殊信號(hào)。 目前我們使用的的可編程邏輯單元一般由查找 表和觸發(fā)器構(gòu)成。下圖所示即為 Cyclone 系列的 FPGA 芯片的邏輯單元 (LE)組成 . 圖 FPGA芯片的邏輯單元圖 FPGA設(shè)計(jì)步驟 FPGA 設(shè)計(jì)流程包括系統(tǒng)設(shè)計(jì)和設(shè)計(jì)實(shí)現(xiàn) , 系統(tǒng)方案完成之后即進(jìn)入設(shè)計(jì)實(shí)現(xiàn)階段的工作 , 它以系統(tǒng)方案為輸入 , 進(jìn)行 RTL 級(jí)描述、功能仿真 (RTL 級(jí)仿 6 真 )、邏輯綜合、布線前門級(jí)仿真、適配 (布局布線 )、時(shí)序仿真 (布線后門級(jí)仿真 )、時(shí)序分析、器件編程、系統(tǒng)驗(yàn)證一系列流程的處理才能完成 FPGA 芯片的設(shè)計(jì) , 其設(shè)計(jì)流程如下圖 所示。需要說明的是 , 如果仿真驗(yàn)證不 對(duì)或者到走某一步有錯(cuò) , 就要返回修改。有必要檢查和修改的地方有 RTL 級(jí)描述、系統(tǒng)方案、約束和測(cè)試激勵(lì)等。一般情況下 , 對(duì) RTL 級(jí)的描述即原理圖或者 HDL 設(shè)計(jì)代碼的修改最多也最有效。修改后要重新走一遍流程。有時(shí)要反復(fù)修改 , 經(jīng)過多次這樣的迭代才能完成最后的設(shè)計(jì)。 圖 FPGA設(shè)計(jì)流程圖 7 在理論上 , 把 VLSI(Ultra Large Scale Integration, 超大規(guī)模集成電路 ) 的設(shè)計(jì)描述為 6 個(gè)層次 [2 ,3] , 即系統(tǒng)級(jí) (系統(tǒng)功能、參數(shù)定義 )、算法級(jí) (描述系統(tǒng)功能行為 )、 RTL 級(jí)、門級(jí) (邏輯門 )、電路級(jí) (晶體管 )、版圖級(jí) (物理工藝 )。每一級(jí)又都分 3 個(gè)側(cè)面來描述 : 行為域描述、結(jié)構(gòu)域描述、物理域描述。但在實(shí)際情況中往往把算法級(jí)行為域描述或者 RTL 級(jí)行為域描述都稱為行為級(jí)描述。對(duì)于 FPGA 的設(shè)計(jì)而言 , 我們不需要關(guān)心電路級(jí)和版圖級(jí) , 只考慮系統(tǒng)級(jí)、算法級(jí)、 RTL 級(jí)、門級(jí) 4 個(gè)層次的行為域描述和結(jié)構(gòu)域描述即可。本文上述的 FPGA 系統(tǒng)設(shè)計(jì)中的系統(tǒng)實(shí)際上是指系統(tǒng)級(jí)和算法級(jí) , 而“ RTL 級(jí)描述”主要是指 RTL級(jí)行為域的描述。在門級(jí) , 由綜合工具產(chǎn)生的門級(jí)網(wǎng)表來描述。 FPGA 的設(shè)計(jì)流程和相關(guān)概念說明如下 : 庫 : 指 FPGA 器件廠家提供的工藝庫和 EDA 工具提供的標(biāo)準(zhǔn)通用庫 (如 IEEE 庫等 )。工藝庫中有各種宏功能模塊和基本功能單元 , 含有它們的行為級(jí)模型、門級(jí)模型、布線模型等信息。 需要說明的是 , 系統(tǒng)行為仿真和 RTL 級(jí)功能仿真有時(shí)要用到某種功能模塊 , 例如 RAM 模型。對(duì)于 RAM 模型的控制信號(hào) ,不同的廠家其規(guī)定不一定相同 ,如寫使能信號(hào) , 有的廠家規(guī)定高電平有效 , 有的廠家規(guī)定低電平有效。其實(shí) ,在廠家提供的工藝庫中 ,RAM 模型有行為級(jí)模型、門級(jí)模型、版圖級(jí)模型等。而行為級(jí)模型只是規(guī)定其功能 ,無延時(shí)信息 ,跟工藝無關(guān) ,但門級(jí)模型和版圖級(jí)模型跟工藝密切相關(guān)。解決的方法是系統(tǒng)行為仿真時(shí)可以使用高級(jí)語言自己建立一個(gè)模型或者調(diào)用廠家?guī)熘刑峁┑男袨榧?jí)模型 ,功能仿真時(shí)調(diào)用行為級(jí)模型 ,時(shí)序仿真時(shí)調(diào)用門級(jí)模型。 測(cè)試激勵(lì) : 指測(cè)試文件 ,它調(diào)用 FPGA 設(shè)計(jì)的頂層模塊 ,同時(shí)產(chǎn)生頂層模塊需要的輸入信號(hào) ,稱之為激勵(lì)信號(hào) ,使用行為描述即可 ,不要求可綜合。仿真時(shí)它作為最頂層的文件 ,從而可以觀察 FPGA 的輸出是否正確。所有的仿真都可使用同一個(gè)測(cè)試激勵(lì)。 約束 : 指對(duì)邏輯綜合和布局布線時(shí)的約束。包括器件型號(hào) 、速度、面積、功耗、引腳分配、時(shí)鐘網(wǎng)絡(luò)資源的分配、模塊在器件中的定位等約束。一部分在軟件中設(shè)置 ,一部分以約束文件的形式存在。 (1) 系統(tǒng)行為描述 :是指使用硬件描述語言 HDL(Hard2w are description 8 Language) 語句的全集來描述算法 , 模擬系統(tǒng)的行為和功能 ,不要求所有的語句都能夠綜合成電路。事實(shí)上 ,有的語句是專為描述行為而創(chuàng)建的 ,不能綜合 (即不能用電路來實(shí)現(xiàn)其功能 )。也可以使用高級(jí)語言如 C 來進(jìn)行描述 ,此時(shí)往往要配合專用的系統(tǒng)設(shè)計(jì)工具來進(jìn)行描述與仿真 ,如 SPW 等。這種系統(tǒng)算法 級(jí)行為域的描述可以盡量使用最簡(jiǎn)潔的語句而不必過多地考慮其硬件實(shí)現(xiàn)的諸因素 ,所以能較快建立系統(tǒng)行為模型 ,進(jìn)行行為仿真。 (2) 系統(tǒng)行為仿真 : 主要用來驗(yàn)證系統(tǒng)方案是否正確、是否有缺陷 ,并可根據(jù)仿真的結(jié)果來優(yōu)化系統(tǒng)方案和算法。它使用系統(tǒng)行為描述代碼、測(cè)試激勵(lì)、行為級(jí)模型庫等為輸入 ,利用專用的仿真工具或者系統(tǒng)設(shè)計(jì)軟件來進(jìn)行功能仿真和優(yōu)化。 (3) RTL 級(jí)描述 : 指原理圖 (結(jié)構(gòu)描述 ) 或者使用可綜合的 HDL 語句來描述的設(shè)計(jì) (一般是行為描述 )。 EDA 綜合軟件只能將 RTL 級(jí)描述綜合成邏輯電路。利用綜合軟件可以 檢查出所寫的代碼是否是 RTL 級(jí)代碼。對(duì)簡(jiǎn)單的設(shè)計(jì)而言 , 可以直接從 RTL 級(jí)開始設(shè)計(jì) , 但對(duì)大規(guī)模的設(shè)計(jì)