eda課程設(shè)計(jì)-交通燈控制器的設(shè)計(jì)-文庫吧
2025-06-10 06:34 本頁面
【正文】 if reset=39。139。 then ena_one=39。039。 ena_two=39。039。 clk_2Hz_ff=0000000000000。 elsif(clk39。event and clk=39。139。) then if ena_s=39。139。 then if clk_2Hz_ff=two_Hz_val1 then clk_2Hz_ff=0000000000000。 ena_two=39。139。 ena_one=not ena_one。 else clk_2Hz_ff= clk_2Hz_ff+1。 ena_two=39。039。 end if。 end if。 end if。 end process。 ena_1Hz=ena_one and ena_two and ena_s。 flash_1Hz=ena_one。end BEHAVIOR。系統(tǒng)時(shí)序發(fā)生電路clk_gen的仿真輸出波形 圖31 系統(tǒng)時(shí)序發(fā)生電路CLK_GEN 紅綠燈計(jì)數(shù)時(shí)間選擇模塊當(dāng)過馬路的時(shí)候，綠燈的一方又是會附加一個(gè)顯示器告訴行人，目前還剩下幾秒信號燈將變成紅燈。因此，traffic_mux電路最主要的功能就是負(fù)責(zé)輸出顯示器需要的值（即倒數(shù)的秒值數(shù)），作為定時(shí)控制電路的技術(shù)秒數(shù)。該電路的核心部分就是數(shù)據(jù)選擇電路，利用選擇語句case_when（單輸入，多輸出）實(shí)現(xiàn)4選1，其選擇輸入信號sign_state是紅綠燈信號譯碼電路產(chǎn)生的4種狀態(tài)信號，狀態(tài)轉(zhuǎn)換輸出表如表32 所示。狀態(tài)sign_state東西路口南北路口時(shí)間（s）00（狀態(tài)0）東西路口為通行狀態(tài)，此時(shí)東西路口綠燈亮南北路口紅燈亮3001（狀態(tài)1）東西路口為過渡狀態(tài)，此時(shí)東西路口黃燈亮南北路口紅燈亮510（狀態(tài)2）東西路口紅燈亮南北路口為通行狀態(tài)，此時(shí)南北路口綠燈亮2011（狀態(tài)3）東西路口紅燈亮南北路口為過渡狀態(tài)，此時(shí)南北路口黃燈亮5表32 紅綠燈計(jì)數(shù)時(shí)間狀態(tài)轉(zhuǎn)換表 VHDL源代碼：LIBRARY IEEE。USE 。USE 。USE 。ENTITY traffic_mux ISPORT(reset,clk,ena_scan,recount:in std_logic。 sign_state:in std_logic_vector(1 downto 0)。 load:out std_logic_vector(7 downto 0))。end。ARCHITECTURE BEHAVIOR of traffic_mux ISCONSTANT yellow0_time:integer:=5。CONSTANT green0_time:integer:=30。CONSTANT yellow1_time:integer:=5。CONSTANT green1_time:integer:=20。begin load_time:process(reset,clk) begin if reset=39。139。 then load=00000000。 elsif(clk39。event and clk=39。139。) then if(ena_scan=39。139。 and recount=39。139。) then CASE sign_state IS WHEN00=load=CONV_STD_LOGIC_VECTOR(green0_time,8)。 WHEN01=load=CONV_STD_LOGIC_VECTOR(yellow0_time,8)。 WHEN10=load=CONV_STD_LOGIC_VECTOR(green1_time,8)。 WHEN OTHERS=load=CONV_STD_LOGIC_VECTOR(yellow1_time,8)。 END CASE。 END IF。 END IF。 END PROCESS。 END BEHAVIOR。計(jì)數(shù)時(shí)間選擇模塊traffic_mux的仿真輸出波形 該電路的核心部分是可置數(shù)的減法計(jì)數(shù)器電路和七段譯碼輸出顯示電路?？芍脭?shù)的減法計(jì)數(shù)器電路是利用if_then_else語句完成，兩位七段譯碼輸出顯示電路則利用case_when語句通過查表的方式構(gòu)成。 VHDL源代碼：LIBRARY IEEE。USE 。USE 。USE 。ENTITY count_down IS Port(reset,clk,ena_1Hz,recount:in std_logic。 load:in std_logic_vector(7 downto 0)。 seg7:out std_logic_vector(15 downto 0)。 next_state:out std_logic)。end。ARCHITECTURE BEHAVIOR of count_down ISsignal t_ff:std_logic_vector(7 downto 0)。begin count:process(clk,reset) begin if(reset=39。139。)then t_ff=00000000。seg7=0000000000000000。 elsif(clk39。event and clk=39。139。)then if ena_1Hz=39。139。then if(recount=39。139。)then t_ff=load1。 else t_ff=t_ff1。 end if。 end if。case conv_integer(t_ff) iswhen 0=seg7(15 downto 0)=0011111100111111。when 1=seg7(15 downto 0)=0011111100000110。when 2=seg7(15 downto 0)=0011111101011011。when 3=seg7(15 downto 0)=0011111101001111。when 4=seg7(15 downto 0)=0011111101100110。when 5=seg7(15 downto 0)=0011111101101101。when 6=seg7(15 downto 0)=0011111101111101。when 7=seg7(15 downto 0)=0011111100000111。when 8=seg7(15 downto 0)=0011111101111111。when 9=seg7(15 downto 0)=0011111101101111。when 10=seg7(15 downto 0)=0000011000111111。when 11=seg7(15 down
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