【正文】 DA課程設(shè)計(jì)有一周的時(shí)間，在這一周的時(shí)間里我們充分合理的安排了自己的時(shí)間來(lái)使本次的課程設(shè)計(jì)能夠順利的完成，當(dāng)然我們?cè)诒敬蔚脑O(shè)計(jì)中并不是一帆風(fēng)順的，我們遇到了一些的問題，例如我們開始時(shí)用的文本的方式用一個(gè)總的程序來(lái)完成，可以在設(shè)計(jì)的過程中我們發(fā)現(xiàn)程序編到后面變量越到很容易搞混淆同時(shí)各個(gè)進(jìn)程間的聯(lián)系也越來(lái)越模糊以至于后面我們自己都不知道程序的整體框圖是什么，導(dǎo)致后面不能夠繼續(xù)下去，后面我們?cè)僖淮螌?duì)我們這次的設(shè)計(jì)題目進(jìn)行了分析和整理，最后我和我的同伴決定采用分模塊的方式來(lái)完成本次的課題設(shè)計(jì)，當(dāng)然最重要的是分析各個(gè)模塊間的關(guān)系。最后我們采用上面分析的結(jié)構(gòu)框圖。最后我們的設(shè)計(jì)很成功，仿真和硬件測(cè)試都是正確的，實(shí)現(xiàn)了我們的設(shè)計(jì)要求和目的。在這次設(shè)計(jì)中我們收獲了很多，首先最直接的收獲就是我們鞏固了這門課程所學(xué)過的知識(shí)，把它運(yùn)用到了實(shí)踐當(dāng)中，并且學(xué)到了很多在書本撒和那個(gè)所沒有學(xué)到的知識(shí)，通過查閱相關(guān)資料進(jìn)一步加深了對(duì)EDA的了?？偟膩?lái)說，通過這次課程設(shè)計(jì)不僅鍛煉了我們的動(dòng)手和動(dòng)腦能力，也使我懂得了理論與實(shí)際相結(jié)合的重要性，只有理論知識(shí)是遠(yuǎn)遠(yuǎn)不夠的，要把所學(xué)的理論知識(shí)與實(shí)踐相結(jié)合起來(lái)，才能提高自己的實(shí)際動(dòng)手能力和獨(dú)立思考的能力。在我們的共同努力和指導(dǎo)老師的指引下我們圓滿的完成了彩燈控制器的設(shè)計(jì)，實(shí)現(xiàn)了設(shè)計(jì)目的。6附錄一 程序：分頻器模塊LIBRARY ieee。USE 。ENTITY fenpinqi ISPORT（clk,rst : IN std_logic。clk_10,clk_4,clk_6,clk_8 : OUT std_logic)。END fenpinqi。ARCHITECTURE cd OF fenpinqi IS begin p1:process(clk,rst)variable a:integer range 0 to 20。begin if rst=39。139。 thenclk_4復(fù)位信號(hào)控制部分 else if clk39。event and clk=39。139。thenif a=3 thena:=0。clk_4elsea:=a+1。clk_4end if。end if。end if。end process p1。p2:process(clk,rst)variable b:integer range 0 to 20。begin if rst=39。139。 thenclk_6復(fù)位信號(hào)控制部分else if clk39。event and clk=39。139。thenif b=5 thenb:=0。clk_6elseb:=b+1。clk_6end if。end if。end if。end process p2。p3:process(clk,rst)variable c:integer range 0 to 20。begin if rst=39。139。 thenclk_8else if clk39。event and clk=39。139。thenif c=7 thenc:=0。clk_8elsec:=c+1。clk_8end if。end if。end if。end process p3。p4:process(clk,rst)variable d:integer range 0 to 20。begin if rst=39。139。 thenclk_10else if clk39。event and clk=39。139。thenif d=9 thend:=0。clk_10else復(fù)位信號(hào)控制部分7復(fù)位信號(hào)控制部分d:=d+1。clk_10end if。end if。end if。end process p4。end cd。4選1選擇器LIBRARY ieee。USE 。ENTITY xzq4_1 ISPORT（rst:in std_logic。inp:in integer range 0 to 3。in1,in2,in3,in4 : In std_logic。output : OUT std_logic)。END xzq4_1。ARCHITECTURE a OF xzq4_1 ISBEGINPROCESS(rst,inp)BEGINif(rst=39。139。)then outputelsecase inp iswhen 0=outputwhen 1=outputwhen 2=outputwhen 3=outputwhen others=null。end case。end if。END PROCESS。END a。彩燈控制模塊LIBRARY ieee。USE 。ENTITY caideng ISPORT（input : IN INTEGER RANGE 0 TO 31。rst:in std_logic。output : OUT std_logic_vector(7 downto 0)。sm :out std_logic_vector(6 downto 0))。END caideng。ARCHITECTURE a OF caideng ISBEGINPROCESS(input)BEGINif rst=39。139。 then outputelsecase input iswhen 0=outputwhen 1=outputwhen 2=outputwhen 3=outputwhen 4=outputwhen 5=outputwhen 6=outputwhen 7=outputwhen 8=outputwhen 9=outputwhen 10=outputwhen 11=outputwhen 12=outputwhen 13=outputwhen 14=outputwhen 15=outputwhen 16=outputwhen 17=outputwhen 18=outputwhen 19=outputwhen 20=outputwhen 21=outputwhen 22=outputwhen 23=outputwhen 24=outputwhen 25=outputwhen 26=outputwhen 27=outputwhen 28=outputwhen 29=outputwhen 30=outputwhen 31=outputwhen others=null。end case。end if。end process。end a。32進(jìn)制計(jì)數(shù)器模塊LIBRARY ieee。USE 。ENTITY counter_32 ISPORT（clk,rst : IN std_logic。count_out : OUT integer range 0 to 31)。END counter_32。ARCHITECTURE a OF counter_32 IS BEGIN PROCESS(rst,clk)variable temp:integer range 0 to 32。BEGINIF rst=39。139。 THENtemp:=0。ELSIF(clk39。event and clk=39。139。)THENtemp:=temp+1。if(temp=32)thentemp:=0。end if。END IF。count_outEND a。4進(jìn)制計(jì)數(shù)器模塊LIBRARY ieee。USE 。ENTITY counter_4 ISPORT（clk,rst : IN std_logic。count_out : OUT integer range 0 to 3)。END counter_4。ARCHITECTURE a OF counter_4 IS BEGINPROCESS(rst,clk)variable temp:integer range 0 to 32。BEGINIF rst=39。139。 THENtemp:=0。ELSIF(clk39。event and clk=39。139。)THENtemp:=temp+1。if(temp=4)thentemp:=0。end if。END IF。count_out7附錄二 編譯7附錄三 時(shí)序仿真第三篇：EDA課程設(shè)計(jì)：八路彩燈控制器EDA課程設(shè)計(jì)設(shè)計(jì)題目：基于VHDL的8路彩燈控制器設(shè)計(jì)一、課程設(shè)計(jì)的目的1．熟悉QuartusⅡ軟件的使用方法,使用VHDL 文本輸入設(shè)計(jì)法進(jìn)行任務(wù)設(shè)計(jì)。2．增強(qiáng)自己實(shí)際動(dòng)手能力,獨(dú)立解決問題的能力。3．、課程設(shè)計(jì)的基本要求本次課程設(shè)計(jì)是設(shè)計(jì)一個(gè)8路彩燈控制器，能夠控制8路彩燈按照兩種節(jié)拍，三種花型循環(huán)變化。設(shè)計(jì)完成后，通過仿真驗(yàn)證與設(shè)計(jì)要求進(jìn)行對(duì)比，檢驗(yàn)設(shè)計(jì)是否正確。三、課程設(shè)計(jì)的內(nèi)容編寫硬件描述語(yǔ)言VHDL程序，設(shè)計(jì)一個(gè)兩種節(jié)拍、三種花型循環(huán)變化的8路彩燈控制器。三種花型分別是：（1）8路彩燈分成兩半，從左至右順次漸漸點(diǎn)亮，全亮后則全滅。（2）從中間到兩邊對(duì)稱地漸漸點(diǎn)亮，全亮后仍由中間向兩邊逐次熄滅。（3）8路彩燈從左至右按次序依次點(diǎn)亮，全亮后逆次序依次熄滅。四、實(shí)驗(yàn)環(huán)境PC機(jī)一臺(tái)；軟件QuartusⅡ五、課程設(shè)計(jì)具體步驟及仿真結(jié)果系統(tǒng)總體設(shè)計(jì)框架結(jié)構(gòu)分頻模塊：把時(shí)鐘脈沖二分頻，得到另一個(gè)時(shí)鐘脈沖，讓這兩種時(shí)鐘脈沖來(lái)交替控制花型的速度。二選一模塊：選擇兩種頻率中的一個(gè)控制彩燈的花型。8路彩燈的三種花型控制模塊：整個(gè)系統(tǒng)的樞紐，顯示彩燈亮的情況。系統(tǒng)硬件單元電路設(shè)計(jì) 實(shí)驗(yàn)程序：library ieee。use 。entity fenpin2 isport(clk:in std_logic。clkk:out std_logic)。end fenpin2。architecture behav of fenpin2 is beginprocess(clk)variable clkk1:std_logic:=39。039。beginif clk39。event and clk=39。139。 thenclkk1:= not clkk1。end if。clkkend process。end behav。RTL電路圖：波形圖： 實(shí)驗(yàn)程序：library ieee。use 。entity mux21 is port(a,b,s:in std_logic。y:out std_logic)。end mux21。architecture behave of mux21 is begin process(a,b,s)begin if s=39。039。 then y波形圖： 程序: library ieee。use 。use 。entity color8 is port(clk,rst :in std_logic。q:out std_logic_vector(7 downto 0))。end。architecture a of color8 is signal s:std_logic_vector(4 downto 0)。begin process(s,clk)begin if rst=39。139。 then ssqqqqwhen “00100”=qqqqqqqqqqqqqqqqqqqqqqqqqqnull。end case。end if。end process。end。RTL電路圖：波形圖： library ieee。use 。entity fenpin2 isport(clk:in std_logic。clkk:out std_logic)。end fenpin2。architecture behav of fenpin2 is beginprocess(clk)variable clkk1:std_logic:=39。039。beginif clk39。event and clk=39。139。 thenend if。clkkend process。end behav。library ieee。use 。enti