【正文】 clk39。end process p2。clk_6elseb:=b+1。 thenclk_6復(fù)位信號控制部分else if clk39。end process p1。clk_4elsea:=a+1。 thenclk_4復(fù)位信號控制部分 else if clk39。END fenpinqi。6附錄一 程序：分頻器模塊LIBRARY ieee。最后我們的設(shè)計(jì)很成功，仿真和硬件測試都是正確的，實(shí)現(xiàn)了我們的設(shè)計(jì)要求和目的。Rst:輸入信號 復(fù)位信號 使計(jì)數(shù)器的輸出為“00”。Inp[1..0]:輸入信號 接4進(jìn)制計(jì)數(shù)器的輸出用來控制選擇器的選擇不同的輸入選擇不同的輸出。Input[4..0]:輸入信號 不同的輸入使彩燈控制模塊有不同的輸出即彩燈顯示出不同的花樣。Clk:輸入信號 用來給模塊提供工作頻率。Clk:輸入信號 模塊的功能即為分頻輸入的頻率信號。其中彩燈控制器是用來輸出不同的花樣，彩燈控制器的輸出則是用一個32進(jìn)制的計(jì)數(shù)器來控制，揚(yáng)聲器的輸出時用不同的頻率來控制，所以用了一個集成分頻器來使輸入的頻率被分為幾種不同的頻率，不同頻率的選擇性的輸出則是用一個4選一的選擇器來控制。沈陽理工大學(xué)EDA技術(shù)課程設(shè)計(jì)報告 參考文獻(xiàn)《EDA技術(shù)與數(shù)字系統(tǒng)設(shè)計(jì)》鄒彥主編電子工業(yè)出版社《EDA技術(shù)實(shí)用教程》，潘松、黃繼業(yè)，科學(xué)出版社 《數(shù)字電子技術(shù)基礎(chǔ)》（第五版），閻石，高等教育出版社《電子設(shè)計(jì)自動化（EDA）手冊》，王丹、童如松，電子工業(yè)出版社 《EDA技術(shù)程設(shè)計(jì)》，劉江海，華中科技大學(xué)出版社第二篇：eda課程設(shè)計(jì)彩燈控制器學(xué)習(xí)EDA開發(fā)軟件和MAX+plus Ⅱ的使用方法，熟悉可編程邏輯器件的使用，通過制作來了解彩燈控制系統(tǒng)。6總結(jié)通過這次課程設(shè)計(jì)使我懂得了理論與實(shí)際相結(jié)合是很重要的，通過這次的課程設(shè)計(jì)，發(fā)現(xiàn)自己的實(shí)踐經(jīng)驗(yàn)還是不足的，以后多應(yīng)該以理論為基礎(chǔ)，然后應(yīng)用到實(shí)踐中來，從理論中得出結(jié)論，才能提高自己的實(shí)際動手能力和獨(dú)立思考的能力。沈陽理工大學(xué)EDA技術(shù)課程設(shè)計(jì)報告 顯示控制電路showcontrol的仿真圖如下：圖四功能：顯示控制電路showcontrol的功能是控制花形的。例化顯示電路模塊 end architecture one3。led: out std_logic_vector(15 downto 0))。clkout: out std_logic)。八路彩燈輸出 end colorled。entity root is port(clk: in std_logic。end process。039。彩燈輸出end showcontrol。use 。signal counter: std_logic_vector(1 downto 0)。復(fù)位信號 opt: in std_logic。use 。仿真通過 ,即可下載到指定的 CPLD芯片里面 ,并進(jìn)行實(shí)際連線 ,進(jìn)行最后的硬件測試。該程序充分地說明了用 VHDL設(shè)計(jì)電路的 “彈” 性 ,即可通過改變程序中輸出變量 Q 的位數(shù)來改變彩燈的數(shù)目。本來這兩個分頻器是可以在上述的四頻率輸出器中實(shí)現(xiàn)的 ,但為了方便地為四選一控制器提供不同的時間選擇條件 ,就將這兩個分頻器獨(dú)立開來。最終設(shè)計(jì)方案為:以一個十六路彩燈花樣控制器、一個四頻率輸出分頻器 ,一個四選一控制器和一個時間選擇器總共四部分來完成設(shè)計(jì)。此十六路彩燈控制系統(tǒng)設(shè)定有六種花樣變化 ,這六種花樣可以進(jìn)行自動切換 ,并且每種花樣可以選擇不同的頻率。2設(shè)計(jì)要求和任務(wù)利用所學(xué)的EDA設(shè)計(jì)方法設(shè)計(jì)彩燈控制器，熟練使用使用QUARTUSII應(yīng)用軟件，進(jìn)一步學(xué)習(xí)使用VHDL語言、原理圖等EDA設(shè)計(jì)方法進(jìn)行綜合題目的方法。功能要求: (至少4種).，在電路中以 1 代表燈亮,以 0 代表燈滅,由 0,1按不同的規(guī)律組合代表不同的燈光圖案,同時使其選擇不同的頻率,從而實(shí)現(xiàn)多種圖案多種頻率的花樣功能顯示。用VHDL進(jìn)行設(shè)計(jì) ,首先應(yīng)該了解 ,VHDL語言一種全方位硬件描述語言 ,包括系統(tǒng)行為級 ,寄存?zhèn)鬏敿壓瓦壿嬮T級多個設(shè)計(jì)層次。四選一控制器從分頻器選擇不同頻率的時鐘信號輸送到彩燈花樣控制器 ,從而達(dá)到控制彩燈閃爍速度的快慢 ,時間選擇器控制每種速度維持的時間長短。這兩個輸出的時鐘信號組合起來就可以為四選一控制器提供 00,01,10,11 四個時間選擇條件 ,如下圖三所示。其中 ,P1進(jìn)程對燈閃的速度控制有兩種方式可改變燈閃的速度:一是改變外部時鐘的賦值 ,二是改變信號U 的位數(shù)。當(dāng)然 ,可以將各個模塊所生成的元件符號存放在元件庫中 ,用以被其它人或其它的設(shè)計(jì)所重復(fù)調(diào)用 ,以簡化后面的設(shè)計(jì)。use ?？炻刂菩盘?clkout: out std_logic輸出時鐘信號)。定義計(jì)數(shù)器 begin process(clk,clr,opt)begin 4沈陽理工大學(xué)EDA技術(shù)課程設(shè)計(jì)報告if clr=39。沈陽理工大學(xué)EDA技術(shù)課程設(shè)計(jì)報告entity showcontrol is port(clk: in std_logic。architecture one1 of showcontrol is type states is狀態(tài)機(jī)狀態(tài)列舉(s0,s1,s2,s3,s4,s5,s6,s7,s8,s9,s10,s11,s12,s13,s14,s15)。then statestate state state state state沈陽理工大學(xué)EDA技術(shù)課程設(shè)計(jì)報告ledstatestatestatestatestatestatestatestatestatestatestatenull。end architecture one1。clr: in std_logic。architecture one3 of root is ponent timecontrol is定義元件：時序控制電路 port(clk: in std_logic。end ponent timecontrol。end ponent showcontrol。5各模塊的時序仿真圖：圖三功能：時序控制電路metronome的功能是，用OPT控制輸入信號CKL_IN的快慢節(jié)拍。且從圖中可以看出，當(dāng)復(fù)位信號有效時彩燈輸出為零，否則，顯示電路在十六種不同狀態(tài)間轉(zhuǎn)換。在這次的課程設(shè)計(jì)里深入的接觸了運(yùn)用電子集成元器件制作多路彩燈的過程，并和同學(xué)一起討論用軟件制作出了這一個多路彩燈控制系統(tǒng)。1）設(shè)計(jì)一個彩燈控制器，使彩燈（LED管）能連續(xù)發(fā)出四種以上不同的顯示形式；2）隨著彩燈顯示圖案的變化，發(fā)出不同的音響聲。基于上述的介紹本次的彩燈控制采用的模式6來進(jìn)行顯示。Clk_clk_clk_clk_10：輸出信號 即為分頻模塊對輸入信號clk的分頻，分別為1/4分頻輸出、1/6分頻輸出、1/8分頻輸出、1/10分頻輸出。Count_out[4..0]:輸出信號 即為32進(jìn)制計(jì)數(shù)器的輸出。Output[7..0]:輸出信號 直接與彩燈相連來控制彩燈。Output：輸出信號 直接接揚(yáng)聲器即輸出的是不同的頻率來控制揚(yáng)聲器播放音樂。圖325 4進(jìn)制計(jì)數(shù)器 系統(tǒng)結(jié)構(gòu)整個系統(tǒng)就是各個分模塊組成來實(shí)現(xiàn)最后的彩燈控制功能，系統(tǒng)又兩個時鐘來控制一個是控制32進(jìn)制計(jì)數(shù)器即控制彩燈控制模塊來實(shí)現(xiàn)彩燈的不同輸出，另一個時鐘為分頻器的輸入來進(jìn)行分頻處理，最后用來控制揚(yáng)聲器發(fā)出不同的音樂，具體分頻處理的時鐘的頻率比實(shí)現(xiàn)彩燈控制的時鐘頻率要高。在這次設(shè)計(jì)中我們收獲了很多，首先最直接的收獲就是我們鞏固了這門課程所學(xué)過的知識，把它運(yùn)用到了實(shí)踐當(dāng)中，并且學(xué)到了很多在書本撒和那個所沒有學(xué)到的知識，通過查閱相關(guān)資料進(jìn)一步加深了對EDA的了。USE 。ARCHITECTURE cd OF fenpinqi IS begin p1:process(clk,rst)variable a:integer range 0 to 20。event and clk=39。clk_4end if。p2:process(clk,rst)variable b:integer range 0 to 20。event and clk=39。clk_6end if。p3:process(clk,rst)variable c:integer range 0 to 20。event and clk=39。clk_8end if。p4:process(clk,rst)variable d:integer range 0 to 20。event and clk=39。clk_10end if。end cd。inp:in integer range 0 to 3。ARCHITECTURE a OF xzq4_1 ISBEGINPROCESS(rst,inp)BEGINif(rst=39。end if。USE 。sm :out std_logic_vector(6 downto 0))。 then outputelsecase input iswhen 0=outputwhen 1=outputwhen 2=outputwhen 3=outputwhen 4=outputwhen 5=outputwhen 6=outputwhen 7=outputwhen 8=outputwhen 9=outputwhen 10=outputwhen 11=outputwhen 12=outputwhen 13=outputwhen 14=outputwhen 15=outputwhen 16=outputwhen 17=outputwhen 18=outputwhen 19=outputwhen 20=outputwhen 21=outputwhen 22=outputwhen 23=outputwhen 24=outputwhen 25=outputwhen 26=outputwhen 27=outputwhen 28=outputwhen 29=outputwhen 30=outputwhen 31=outputwhen others=null。end a。count_out : OUT integer range 0 to 31)。139。139。END IF。ENTITY counter_4 ISPORT（clk,rst : IN std_logic。BEGINIF rst=39。event and clk=39。end if。3．、課程設(shè)計(jì)的基本要求本次課程設(shè)計(jì)是設(shè)計(jì)一個8路彩燈控制器，能夠控制8路彩燈按照兩種節(jié)拍，三種花型循環(huán)變化。（2）從中間到兩邊對稱地漸漸點(diǎn)亮，全亮后仍由中間向兩邊逐次熄滅。8路彩燈的三種花型控制模塊：整個系統(tǒng)的樞紐，顯示彩燈亮的情況。clkk:out std_logic)。beginif clk39。end if。use 。architecture behave of mux21 is begin process(a,b,s)begin if s=39。use 。architecture a of color8 is signal s:std_logic_vector(4 downto 0)。end case。RTL電路圖：波形圖： library ieee。end fenpin2。event and clk=39。end behav。y:out std_logic)。 then yclkk1:= not clkk1。q:out std_logic_vector(7 downto 0))。139。end process。use 。architecture one of balucaideng issignal h0,h1:std_logic。ponent mux21 port(a,b,s:in std_logic。q:out std_logic_vector(7 downto 0))。y=h1)。它由早起的電子管、晶體管、小中規(guī)模集成電路發(fā)展到超大規(guī)模集成電路以及許多具有特定功能的專用集成電路。從高性能的微處理器、數(shù)字信號處理器一直到彩電、音響和電子玩具電路等，EDA技術(shù)不單是應(yīng)用于前期的計(jì)算機(jī)模擬仿真、產(chǎn)品調(diào)試，而且也在P哪的制作、電子設(shè)備的研制與生產(chǎn)、電路板的焊接、朋比的制作過程等有重要作用。從系統(tǒng)設(shè)計(jì)入手，在頂層進(jìn)行系統(tǒng)方框圖的劃分和結(jié)構(gòu)設(shè)計(jì)，在方框圖一級用VHDL對電路的行為進(jìn)行描述，并進(jìn)行仿真和糾錯，然后在系統(tǒng)一級進(jìn)行驗(yàn)證，最