eda課程設(shè)計(jì)---簡易計(jì)算器設(shè)計(jì)-文庫吧資料
2025-06-14 15:30本頁面
【正文】 _add=0 sc=0..9 op1_add=1 RST RST op1_add =0 op1_clear =0 op1_load= 0 op2_load =0 operand =”=” S0 S1 sc=NO op1_add=0 S2 sc！ =`NO S3 S4 sc=NO S5 * op1_add=0 op2_load=0 sc=NO S6 sc=0..9 op1_clear=1 * op1_clear=0 op1_add=1 Sc!=`NO sc=0..9 op1_clear=1 sc=NO 5 圖 23 鍵盤去抖電路 圖 24 Filter狀態(tài)轉(zhuǎn)移圖 ALU 模塊 Alu（ arithmetic logical unit）是算術(shù)與邏輯單元，即運(yùn)算器。 電路復(fù)位時(shí) op1 和 op2 都全部清零，并且沒有操作符的輸入，即op1_add=0,op1_clear=0,op1_load=0,op2_load=0,oprand= s0，當(dāng)無按鍵時(shí)即 sc=NO 時(shí)保持 s0 原狀態(tài)不變，如果有 0 到 9 之間的數(shù)字鍵按下時(shí)電路進(jìn)入狀態(tài)s1，此時(shí) op1 不在有輸入，即 op1_add=0，直到進(jìn)入狀態(tài) s2,此時(shí)便描述了從按鍵被按下到按鍵再次彈起時(shí)的全過程。 3 2 設(shè)計(jì)題目內(nèi)容及要求 設(shè)計(jì)題目：簡易計(jì)算器的設(shè)計(jì) 內(nèi)容及要求 要求設(shè)計(jì)一簡易的計(jì)算器，實(shí)現(xiàn)十進(jìn)制數(shù)之間的加減乘除也能算，具體要求是：以12+34=46 為例，當(dāng)按下數(shù)字鍵 1時(shí)顯示器上顯示出數(shù)字 1，接著我們繼續(xù)按下數(shù)字鍵 2，屏幕上顯示出 12，緊接著我們輸入運(yùn)算符 +，屏幕仍然顯示 12，當(dāng)我們輸入數(shù)字 3時(shí)，屏幕上顯示 3，然后我們按下數(shù)字鍵 4，屏幕顯示 34，直到我們按下 =鍵，計(jì)算器為我們完成運(yùn)算并在屏幕上顯示出 ，如果我們繼續(xù)輸入運(yùn)算符，比如說 *，屏幕仍然顯示 46，我們繼續(xù)輸入 3，此時(shí)屏幕顯示 3，當(dāng)我們按下 =后，計(jì)算器再次為我們完成計(jì)算，并在顯示器上顯示 138. 設(shè)計(jì)原理 FSM 模塊 FSM在整個(gè)電路中起到中樞神經(jīng)的作用，是整個(gè)電路的司令部，由它給 op opalu分配指令。 計(jì)算器是現(xiàn)代生活中長用的生活小工具，利用自己所學(xué)的知識設(shè)計(jì)一個(gè)簡易的計(jì)算器不僅具有實(shí)際價(jià)值，而且是對為期一周對 EAD 學(xué)習(xí)的運(yùn)用，是對數(shù)字電路知識的運(yùn)用，真正把 EDA 和數(shù)電用于實(shí)戰(zhàn)，可以鞏固對兩門功課的認(rèn)識。相關(guān)學(xué)術(shù)文獻(xiàn)顯示，在美國的高級數(shù)字系統(tǒng)設(shè)計(jì)領(lǐng) 域，Verilog 和 VHDL 的使用比率大約分別為 80%和 20%，這項(xiàng)比率在日本和臺灣地區(qū)和美國相似。其中， Verilog 的邏輯門級、晶體管級級電路描述能力更強(qiáng)， VHDL 不具備這樣低級的描述能力，但是另一方面， VHDL 的系統(tǒng)級抽象描述能力 則比 Verilog 強(qiáng)。 VHDL 的設(shè)計(jì)之初就更加針對標(biāo)準(zhǔn)化進(jìn)行設(shè)計(jì)， Verilog則具有簡明、高效的代碼風(fēng)格。 2 VHDL 是由 美國國防部 主持研發(fā)的硬件描述語言，成為了第一個(gè)成為電氣電子工程師學(xué)會標(biāo)準(zhǔn)的硬件描述語言，美國政府相關(guān)的項(xiàng)目都是基于 VHDL；而 Verilog 由民間商業(yè)公司的私有產(chǎn)品發(fā)展為 IEEE 標(biāo)準(zhǔn)的，因此在商用領(lǐng)域的市場占有量更大，設(shè)計(jì) 人員和支持資源比 VHDL 更廣。 Verilog 能夠在多種抽象級別對數(shù)字 邏輯系統(tǒng)進(jìn)行描述：既可以在晶體管級、 邏輯門 級進(jìn)行描述，也可以在 寄存器傳輸級 對電路信號在寄存器之間的傳輸情況進(jìn)行描述 .除了對電 路的邏輯功能進(jìn)行描述， Verilog 代碼還能夠被用于 邏輯仿真 、 邏輯綜合 ，其中后者可以把寄存器傳輸級的 Verilog 代碼轉(zhuǎn)換為邏輯門級的 網(wǎng)表 ，從而方便在 現(xiàn)場可編程邏輯門陣列 上實(shí)現(xiàn)硬件電路 ，或者讓硬件廠商制造具體的 專用集成電路 。 在 集成電路設(shè)計(jì) （特別是 超大規(guī)模集成電路 的 計(jì)算機(jī)輔助設(shè)計(jì) ）的 電子設(shè)計(jì)自動化領(lǐng)域中， Verilog 是一種 硬件描述語言 ，可以用它來對 電子系統(tǒng) 進(jìn)行描述。 EDA是 電子設(shè)計(jì)自動化 （ Electronic Design Automation）的縮寫，在 20 世紀(jì) 60年代中期從 計(jì)算機(jī)輔助設(shè)計(jì) （ CAD）、 計(jì)算機(jī)輔助制造 （ CAM）、 計(jì)算機(jī)輔助測試 （ CAT）和 計(jì)算機(jī)輔助工程 （ CAE）的概念發(fā)展而來的 ,EDA 技術(shù)是指以計(jì)算機(jī)為工作平臺，融合了 應(yīng)用電子技術(shù) 、 計(jì)算機(jī)技術(shù) 、信息處理及 智能化技術(shù) 的最新成果，進(jìn)行電子產(chǎn)品的自動設(shè)計(jì)。廠商也可能會提供便宜的但是編輯能力差的 FPGA。 FPGA 一般來說比 ASIC（專用集成芯片）的速度要慢，無法完成復(fù)雜的設(shè)計(jì)，但是功耗較低。它是作為專用集成電路（ ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件 門電路數(shù)有限的缺點(diǎn) .系統(tǒng)設(shè)計(jì)師可以根據(jù)需要通過可編輯的連接把 FPGA 內(nèi)部的邏輯塊連接起來，就好像一個(gè)電路試驗(yàn)板被放在了一個(gè)芯片里。 四、進(jìn)程安排 周 1周 3： 查閱資料，上機(jī)編寫并調(diào)試設(shè)計(jì)程序； 周 4： 整理、撰寫說明書 ； 周 5：課程設(shè)計(jì)答辯并提交設(shè)計(jì)說明書。 設(shè)計(jì)要求：
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