【正文】 硬件驗證?？刂齐娞蓦娐纺苡洃浰袠菍诱埱笮盘?，并按如下運行規(guī)則 依次響應(yīng)：運行過程中，先響應(yīng)最早的請求，再響應(yīng)后續(xù)的請求。用 CLK 脈沖控制電梯用動，每來一個 CLK 脈沖電梯升（降）一層。 end else if(highf1) up=1。highf1f1low) up=1。lowf1) 17 begin if(highf1amp。b0000amp。 判斷響應(yīng) 若同時有兩個請求信號輸入，主空模塊應(yīng)能將兩個請求信號分別與當前樓層信號比較，使電梯先去距離較近的樓層。amp。 des[7]=0。amp。 des[6]=0。amp。 des[5]=0。amp。 16 des[4]=0。amp。 des[3]=0。amp。 des[2]=0。amp。 des[1]=0。amp。 實現(xiàn)電梯開門 5s 后自動關(guān)門控制。 end else if(count!=0) 15 begin count=count+1。 if(high==f1) high=439。 if(low==f1) low=439。b101) begin count=0。end (2)關(guān)門時間控制 電梯開門 5s 后 ,電梯門自動關(guān)閉，電梯繼續(xù)運行。end if(d8)begin des[8]=1。{d1,d2,d3,d4,d5,d6}==639。b0000)amp。!d8)high=7。if(high7amp。b00000)low=6。amp。 if((low6||low==439。{d7,d8}==239。if(high6amp。b0000)low=5。amp。 if((low5||low==439。{d6,d7,d8}==339。if(high5amp。b000)low=4。amp。 if((low4||low==439。{d5,d6,d7,d8}==439。if(high4amp。b00)low=3。amp。 if((low3||low==439。{d4,d5,d6,d7,d8}==539。if(high3amp。!d1)low=3。b0000amp。b000000)high=2。amp。end if(d2)begin des[2]=1。if(low1||low==439。并實現(xiàn)呼叫信號記憶。o8:樓層及請求信號狀態(tài)顯示； door:開門指示信號； f1:送數(shù)碼管顯示的當前樓層數(shù) 以上為定義此模塊的輸入、輸出以及內(nèi)部傳遞信號。o6。o4。o2。 reg[3:0] low,high,f1。 reg[8:1] des。 output o1,o2,o3,o4,o5,o6,o7,o8,door,f1。 圖 33 控制器系統(tǒng)框圖 13 此部分的 Verilog HDL 的程序如下所示： module lift(clk,d1,d2,d3,d4,d5,d6,d7,d8,door,f1)。 12 圖 32 模塊的設(shè)計 控制器系統(tǒng) 此部分模塊包括請求輸入模塊、主控模塊、移位寄存顯示模塊和樓層顯示幾部分。屬于電梯安全工作范圍的要求控制范圍，當在轎外按按下此按鈕，控制系統(tǒng)給出高電平，此控制模塊的優(yōu)先級高于其他控制模塊，此按鈕按下程序直接執(zhí)行該程序，關(guān)閉轎門，電梯直接運行到第一層，期間的任何呼叫都不響應(yīng)。 {o1,o2,o3,o4,o5,o6,o7,o8}={o1,o2,o3,o4,o5,o6,o7,o8}1。 end else begin 11 fl=fl1。b0001) begin door=1。 always(posedge clk) begin if(xf) nf=1。 reg o1,o2,o3,o4,o5,o6,o7,o8,door,nf。 output o1,o2,o3,o4,o5,o6,o7,o8,door。 控制回路設(shè)計 急?？磕K Module jinji(clk,xf,fl,door,o1,o2,o3,o4,o5,o6,o7,o8)。設(shè)計者可利用 HDL 來描述自己的設(shè)計，然后 EDA 工具進行綜合和仿真，最后變?yōu)槟撤N目標文件，再利用 ASIC 或 FPGA 來具體實現(xiàn)。而且用原理圖表示的設(shè)計，通用性、可移植性也弱一些，所以在現(xiàn)代的設(shè)10 計中，越來越多地采用基于硬件描述語言的設(shè)計方式。它適于描述連接關(guān)系和接口關(guān)系，不適合描述邏輯功能。圖形輸入法是設(shè)計規(guī)模較小的電路是經(jīng)常采用的方法，這種方法直接把設(shè)計的系統(tǒng)用原理圖的方式表現(xiàn)出來，具有直觀、形象的優(yōu)點，尤其對表現(xiàn)層次 結(jié)構(gòu)、模塊化結(jié)構(gòu)更為方便。 3 控制系統(tǒng)軟件控制回路 采用 VerilogHDL硬件語言進行電子電路的設(shè)計 ,其特點是以軟件工具為核心 ,通過這些軟件完成產(chǎn)品開發(fā)的設(shè)計、電路分析 (邏輯功能仿真 )、糾錯和驗證、自動布局布線、時序仿真 (布線延遲分析 )等各項測試工作 ,最后通過綜合器和適配器生成最終的目標器件 ,從而實現(xiàn)電子電路的自動化設(shè)計。有的變頻器還具有速度檢測回路。由四部分組成，包括變流器、平滑回路、逆變器和制動回路 ，其中制動回路主要用于異步電動機再生制動，當電機快速制動時，需要處理從電機向逆變器反饋的能量，由制動回路把再生功率消耗掉，以免直流電壓上升。 變頻器的基本構(gòu)成如圖 22 所示，由主回路（包括整流器，中間直流環(huán)節(jié)，逆變器）和控制回路組成。而交— 直 — 交變頻器則是先把工頻交流電通過整流器變成直流電，然后再把直流變換成頻率、電壓均可能控制的交流電，又稱間接式變頻器。 變頻器的基本構(gòu)成 變頻器分為交 — 交和交 — 直 — 交兩種形式。磁通太弱，鐵心利用不充分，同樣的轉(zhuǎn)子電流下，電磁轉(zhuǎn)矩小，電動機的負載能力下降；磁通太強，則處于過勵磁狀態(tài)，使勵磁電流過大，這就限制了定子電流的負載分量，為使電動機不過熱，負載能力也要下降。改變其同步轉(zhuǎn)速，實現(xiàn)調(diào)速運行。調(diào)速范圍大，靜態(tài)穩(wěn)定性好，運行效率高，采用通用變頻器對鼠籠型異步電動機進行調(diào)速控制 ，由于使用方便、可靠性高并且經(jīng)濟效益顯著，所以得到推廣。 Verilog HDL 控制系統(tǒng)根據(jù)現(xiàn)場信號的狀態(tài)決定發(fā)給調(diào)速系統(tǒng)速度信號，決定開門、關(guān)門、松閘等，并給出相應(yīng)顯示。本文主要介紹 Verilog HDL 控制系統(tǒng)的設(shè)計。 ? 電梯初始狀態(tài)為層，處在開門狀態(tài)，開門指示燈亮。 ? 電梯的運行規(guī)則：當電梯處于上升模式的時候，只響應(yīng)比電梯所在位置高的上樓請求信號，有上而下逐個執(zhí)行，直到最后一6 個上樓請求執(zhí)行完畢，如果高層有下樓請求，則直接到有下樓請求的最高樓接客，然后便進入下降模式。 ? 電梯到達有?？空镜恼埱蟮臉菍雍?，經(jīng)過一秒電梯門打開，開門指示燈亮，開門四秒后，電梯門關(guān)閉（開門指示燈滅 ），電梯繼續(xù)運行，直到執(zhí)行完組后一個請求信號后?？吭诋斍皩?。