基于cpld的彩燈控制器設(shè)計(jì)開題報(bào)告-文庫吧資料
2024-11-25 22:05本頁面
【正文】 照明工程的推薦產(chǎn)品，彩燈行業(yè)使用緊湊型熒光燈的燈具也日益多見。緊湊型熒光燈直徑和尺寸，它們的形式多種多樣用途也十分廣泛。 國際燈具行業(yè)現(xiàn)代化產(chǎn)品設(shè)計(jì)的潮流是：減少產(chǎn)品的尺寸，以減少材料的投入；現(xiàn)代化社會對產(chǎn)品的開以制造最重要的著眼點(diǎn)是“經(jīng)濟(jì)”和“環(huán)境保護(hù)”。 節(jié)能環(huán)保：新推出的高科技無頻閃書寫燈，光線平穩(wěn)并可節(jié)能源 50%，這種燈具很受消費(fèi)者的歡迎。無閃屏燈、 3 種波長色譜可調(diào)燈，放射遠(yuǎn)紅外光燈等具備保護(hù)視力功能的燈具也開始推出市場。 由于國內(nèi)生活水平不斷提高，人民向往較佳的生活素質(zhì)，對燈具燈飾也不斷提出了新要求，近年內(nèi)地?zé)麸検袌鲇幸韵虑闆r： 功能細(xì)分：人們要求燈具能符合不同場合，不同照光功能的需求日高，因此適用于 各種使用要求的燈具應(yīng)運(yùn)而生，如學(xué)生燈、書寫燈、應(yīng)急燈、日光燈、霞光燈、晚餐燈以及不同高度的落地?zé)舻刃缕矾B出。彩燈控制器技術(shù)在國外已經(jīng)得到了廣泛的應(yīng)用，國內(nèi)的應(yīng)用正在滲透到傳統(tǒng)的家電領(lǐng)域、通信領(lǐng)域、裝飾領(lǐng)域及待開發(fā)的領(lǐng)域。目前應(yīng)用最為廣泛的是可編程彩燈控制器。 三． 彩燈控制器簡介 彩燈控制是以彩燈為主，從調(diào)光燈、觸摸燈和延遲燈電子控制器到節(jié)能燈 、遙控?zé)艉妥钥胤奖銦綦娮涌刂破鞯膶I(yè)設(shè)備，種類繁多。 ⑧ CPLD 保密性好 ,FPGA 保密性差。 FPGA 大部分是基于 SRAM 編程 ,編程信息在系統(tǒng)斷電時(shí)丟失 ,每次上電時(shí) ,需從器件外部將編程數(shù)據(jù)重新寫入 SRAM 中。 ⑦在編程方式上 ,CPLD 主要是基于 E2PROM 或 FLASH 存儲器編程 ,編程次數(shù)可達(dá) 1萬次 ,優(yōu)點(diǎn)是系統(tǒng)斷電時(shí)編程信息也不丟失。 ⑥ CPLD 的速度比 FPGA 快 ,并且具有較大的時(shí)間可預(yù)測性。 CPLD 的編程采用 E2PROM 或 FASTFLASH 技術(shù) ,無需外部 存儲器 芯片 ,使用簡單。 ④ FPGA 的集成度比 CPLD 高 ,具有更復(fù)雜的布線結(jié)構(gòu)和邏輯實(shí)現(xiàn)。 CPLD 通過修改具有固定內(nèi) 連電路的邏輯功能來編程 ,FPGA 主要通過改變內(nèi)部連線的布線來編程 。 5 ② CPLD 的連續(xù)式布線結(jié)構(gòu)決定了它的時(shí)序延遲是均勻的和可預(yù)測的 ,而 FPGA 的分段式布線結(jié)構(gòu)決定了其延遲的不可預(yù)測性。 盡管 FPGA 和 CPLD 都是可編程ASIC 器件 ,有很多共同特點(diǎn) ,但由于 CPLD 和 FPGA 結(jié)構(gòu)上的差異 ,具有各自的特 點(diǎn) : ① CPLD 更適合完成各種算法和組合邏輯 ,FP GA 更適合于完成時(shí)序邏輯。通常的分類方法是：將以乘積項(xiàng)結(jié)構(gòu)方式構(gòu)成邏輯行為的器件稱為 CPLD，如 Lattice的 ispLSI系列、 Xilinx的 XC9500系列、 Altera的 MAX7000S系列和 Lattice(原 Vantis)的 Mach 系列等。因此， CPLD 的使用非常靈活。當(dāng)需要修改 CPLD功能時(shí)，只需換一片 EPROM 即可。掉電后， CPLD 恢復(fù)成白片，內(nèi)部邏輯關(guān)系消失，因此， CPLD 能夠反復(fù)使用。用戶可以根據(jù)不同的配置模式，采用不同的編程方式。 經(jīng)過幾十年的發(fā)展，許多公 司都三大開發(fā)出了 CPLD可編程邏輯器件。幾乎所有應(yīng)用中小規(guī)模通用 數(shù)字集成電路 的場合均可應(yīng)用 CPLD 器件。由于 CPLD 內(nèi)部采用固定長度的金屬線進(jìn)行各邏輯塊的互連，所以設(shè)計(jì)的邏輯電路具有時(shí)間可預(yù)測性，避免了分段式互連結(jié)構(gòu)時(shí)序不完全預(yù)測的缺點(diǎn) 。 4 CPLD 主要是由可編程邏輯 宏單元 (MC， Macro Cell)圍繞中心的可編程互連 矩陣 單元組成。是一種用戶根據(jù)各自需要而自行構(gòu)造邏輯功能的 數(shù)字集成電路 。 QuartusⅡ簡介 Quartus II 是 Altera 公司推出的 CPLD/FPGA 開發(fā) 工具， Quartus II 提供了完全集成且與電路結(jié)構(gòu)無關(guān)的開發(fā)包環(huán)境，具有數(shù)字邏輯設(shè)計(jì)的全部特性，包括： （ 1） 可利用原理圖、結(jié)構(gòu)框圖、 VerilogHDL、 AHDL 和 VHDL 完成電路描述，并將其保存為設(shè)計(jì)實(shí)體文件； （ 2） 芯片（電路）平面布局連線編輯； （ 3） LogicLock 增量設(shè)計(jì)方法，用戶可建立并優(yōu)化系統(tǒng)，然后添加對原始系統(tǒng)的性能影響較小或無影響的后續(xù)模塊； （ 4） 功能強(qiáng)大的邏輯綜合工具； （ 5） 完備的電路功能仿真與時(shí)序邏輯仿真工具； （ 6） 定時(shí) /時(shí)序分析與關(guān)鍵路徑延時(shí)分析； （ 7） 可使用 SignalTap II 邏輯分析工具進(jìn)行嵌入式的邏輯分析； （ 8） 支持軟件源文件的添加和創(chuàng)建，并將它們鏈接起來生成編程文件； （ 9） 使用組合編譯方式可一次完成整體設(shè)計(jì)流程； （ 10） 自動(dòng)定位編譯錯(cuò)誤； （ 11） 高效的期間編程與驗(yàn)證工具； （ 12） 可讀入標(biāo)準(zhǔn)的 EDIF 網(wǎng)表文件、 VHDL 網(wǎng)表文件和 Verilog 網(wǎng)表文件； （ 13） 能生成第三方 EDA 軟件使用的 VHDL 網(wǎng)表文件和 Verilog 網(wǎng)表文件。相信在不久的將來會有更多更好的設(shè)計(jì)工具在各地開花并結(jié)果。日本、韓國都有 ASIC 設(shè)計(jì)工具，但不對外開放。在 EDA 軟件開發(fā)方面，目前主要集中在
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