【正文】 )。 q:out std_logic_vector(7 downto 0) )。 基于 FPGA 和 Quartus II 設計的智能函數(shù)發(fā)生器 第 14 頁 ponent xuan_4 is元件調用 port ( sel: in std_logic_vector(1 downto 0)。 q3: out std_logic_vector(7 downto 0))。 end ponent。 ponent sanjiao is元件調用 port ( clk,reset: in std_logic。 q1: out std_logic_vector(7 downto 0))。 end ponent。 architecture boxin_arc of boxin is ponent zeng is元件模塊調用 port ( clk,reset: in std_logic。 q:out std_logic_vector(7 downto 0))。 entity boxin is port ( clk,reset: in std_logic。 use 。 總之，本次課程設計 給即將走向工作崗位的我?guī)砹撕艽蟮膸椭吧钸h的影響。學習一門知識要從最基本的體系構架開始，倘若一開始就從頂層設計入手，就會造成很多基本原理、基本概念上的偏差，里面的基本知識 還 包括電路的概念以及寄存器傳送的基本知識。簡易波形發(fā)生器在生活中各個場合都有著大量的使用術。同時也認識到 EDA 技術是當前數(shù)字系統(tǒng)設計領域比較 通用 的一種工具， 它 可以大大縮短設計需要的時間，降低成本的同時也提高了系統(tǒng)的穩(wěn)定性。但 在信息技術飛速發(fā)展的今天，各種電子產(chǎn)品層出不窮，各種技術與方法也在不斷地改善，因此 對電子技術知識的學習也應不斷地充實和更新，以適應工作與社會的需要。堅定地進入實驗室，為我的興趣所向而努力。（解決辦法：將波形平移擴大將小數(shù)和負數(shù)換算成整數(shù)裝 入即可顯示波形數(shù)據(jù)） ；關鍵的問題是怎樣實現(xiàn)尋址的操作，首先是定義一個從 0— 7的循環(huán)加法計數(shù)器作為段內基地址尋址，然后通過 case語句 choose波形選擇相應波段的段地址等。反復的查找資料找到解決辦法是用 function語句對 ROM進行定義并裝初值 。 經(jīng)系統(tǒng)仿真 表明，本設計 可 達到 預定 要求 。 。單片機的設計僅屬于本設計的輔助控制部分，且單片機的資料很多，所以在此對單片機的程序不作詳細說明。通過對 FPGA芯片的使用及對 VHDL硬件描述語言學習，讓我感到了 VHDL硬件描述語言的方便性和靈活性，可以使編程技能快速提高。是目前世界上唯一將電路仿真軟件、 PCB 設計軟件和虛擬模型仿真軟件三合一的設計平臺，其處理器模型支持 805 HC1 PIC、 AVR、 ARM、 8086和 MSP430等， 2020 年即將增加 Cortex 和 DSP 系列處理器，并持續(xù)增加其他系列處理器模型。雖然目前國內推廣剛起步，但已受到單片機愛好者、從事單片機教學的教師、致力于單片機開發(fā)應用的科技工作者的青睞。它不僅具有其它 EDA工具軟件的仿真功能，還能仿真單片機及外圍器件。 在本設計中，采用 QuartusII軟件仿真，所以可以通過波形文件直觀的反映出輸出的數(shù)字量的變化情況，以達到波形輸出的仿真。以遞增鋸齒波為例，首先定義初始點為 tmp=“00000000” ；在時鐘上升沿到來時，執(zhí)行 tmp=tmp+1。 為簡化設計過程，本設計并未采用 DDS技術，而是采用描點輸出的方式，實現(xiàn)波形發(fā)生器的設計。以正弦波為例，首先要按照一定的采樣點數(shù)將正弦波形一個周期的數(shù)據(jù)信息存于 ROM表中，表中包含著一個周期正弦波的數(shù)字幅度信息，每個地址對應正弦波中 0到 360度范圍內的一個相位點的幅度值，查找表時即是把輸入的地址相位信息映射成正弦波幅度的數(shù)字量信號， 通過設置的輸出端口輸出。 波形設計 采用 DDS技術可以很方便地產(chǎn)生各種高質量的波形。 END fulladder 上面程序段中結構體的描述方式屬于程序流描述方式。 architecture behav of fulladder is BEGIN s=a xor b xor Ci。結構體以表示 ARCHITECHTURE開頭， 以 END結尾。結構體有三種描述方式，分別是行為（ BEHAVIOR）描述方式、數(shù)據(jù)流（ DATAFLOW）描述方式和結構描述方式。 其中，定義了 a,b, Ci為輸入信號引腳，定義 Co,s為輸出信號引腳。 Co,s: out std_logic_vector(7 downto 0))。實體的標示符是 ENTITY，實體以 ENTITY開頭，以 END結束。 第二部分是程序的實體，定義電路單元的輸入 /輸出引腳名稱。 基于 FPGA 和 Quartus II 設計的智能函數(shù)發(fā)生器 第 4 頁 use 。 library ieee。實體給出電路單元的外部輸入輸出接口信號和引用信息，結構體給出了電路單元的內部結構和信號的行為特點，程序包定義在設計結構體和實體中將用到的常數(shù)、數(shù)據(jù)類型、子程序和設計好的電路單元等。此外， QuartusII通過和 DSP Builder工具與 Matlab/SIMULINK相結合，可以方便地實現(xiàn)各種 DSP應用系統(tǒng)；支持 Altera的片上可編程系統(tǒng)開發(fā)，集系統(tǒng)級設計、嵌入式軟件設計、可編程邏輯設計于一體，是一種綜性的開發(fā)平臺。 QuartusII支持 Altera的 IP核，包含了 LPM/MegaFuction宏功能模塊庫，使用它，可以簡化設計的復雜性，加快設計速度。 設計工具簡介 本次設計是基于 Altera公司的 QuartusII軟件。目前兩種語言各占一半市場份額，兩種語言都可以滿足數(shù)字系統(tǒng)設計者的需求。 VHDL的語法是基于 ADA語言的，而 Verilog的語法是基于 C語言的。 1995年， Verilog成為 IEEE的一個標準。從系統(tǒng)設計入手，在頂層進行系統(tǒng)方框圖的劃分和結構設計，在方框圖一級用 VHDL對電路的行為進行描述，并進行仿真和糾錯，然后在系統(tǒng)一級進行驗證，最后再用邏輯綜合優(yōu)化工具生成具體的門級邏輯電路的網(wǎng)表，下載到具體的 FPGA器件中去，從而實現(xiàn)可編程的專用集成電路 （ ASIC） 的設計 。 VHDL誕生于 1982年，是由美國國防部開發(fā)的一種快速設計電路的工具，目前已經(jīng)成為 IEEE（ The Institute of Electrical and Electronics Engineers） 的一種工業(yè)標準硬件描述語言。 VHDLamp。因此， FPGA的使用非常靈活。當需要修改 FPGA功能時，只需換一片 EPROM即可。掉電后， FPGA恢復成白片 ，內部邏輯關系消失，因此， FPGA能夠反復使用。 使用 FPGA時， 可以根據(jù)不同的配置模式，采用不同的編程方式。 四 、 FPGA是 ASIC電路中設計周期最短、開發(fā)費用最低、風險最小的器件之一。 二 、 FPGA可做其它全定制或半定制 ASIC電路的中試樣片。電阻和電容的使用減慢了信號的傳輸速度，所以 FPGA的速度比傳統(tǒng)門陣列要低，而且， FPGA中互聯(lián)延遲是不可預測的。 CLB在器件中排列為陣列，周圍有環(huán)形內部連線， IOB分布在四周的管腳上。使用其代替 MPGA，可以將設計時間由幾個月縮短至幾小時，并且使設計更加簡單，從而減少了錯誤修改和設計指標變更的花費。 與傳統(tǒng)們陣列和掩?？删幊涕T