【正文】 ELSE TMP:=TMP+1。 TAG:=39。039。139。 ELSIF CLK39。139。 VARIABLE TAG:STD_LOGIC。 END triigle。ENTITY triigle IS PORT( CLK,CLR:IN STD_LOGIC。USE 。END rtl。 Q=TMP。 END IF。THEN IF TMP=00000000THEN TMP:=11111111。EVENT AND CLK=39。THEN TMP:=11111111。 BEGIN IF CLR=39。 END decrease。ENTITY decrease IS PORT( CLK,CLR:IN STD_LOGIC。USE 。END rtl。 Q=TMP。 END IF。THEN IF TMP=11111111THEN TMP:=00000000。EVENT AND CLK=39。THEN TMP:=00000000。 BEGIN IF CLR=39。 END increase。ENTITY increase IS PORT( CLK,CLR:IN STD_LOGIC。USE 。要做好一個設計，就必須做到：在設計程序之前，對所用VHDL有一個系統(tǒng)的了解，知道該單片機內(nèi)有哪些資源；要有一個清晰的思路和一個完整的軟件流程圖；在設計程序時，不能妄想一次就將整個程序設計好，反復修改、不斷改進是程序設計的必經(jīng)之路；要養(yǎng)成注釋程序的好習慣，一個程序的完美與否不僅僅是實現(xiàn)功能，而應該讓人一看就能明白你的思路，這樣也為資料的保存和交流提供了方便；在設計課程過程中遇到問題是很正常，我們應該將每次遇到的問題記錄下來，并分析清楚，將之一一解決。導致了整個設計時間上的延長，再后來軟件仿真，結果出不來等等問題。當然在設計的過程中，不可避免的碰到了許多問題。因此采用基于EDA設計的函數(shù)發(fā)生器簡單快捷且方便可調(diào)，其修改和擴充功能強大，其開發(fā)及生產(chǎn)價值很大。（4）在設計過程中，可以將一些常用的模塊定義為相應的邏輯元件符號，以便共享和復用，使其具有重用和可移植性，實現(xiàn)一些復雜系統(tǒng)的設計,提高工作效率[12]。（2）在信號量化的過程中，可以實現(xiàn)任意模數(shù)的計數(shù)器，如加、減計數(shù)，方便的實現(xiàn)遞增、遞減斜波的設計?；贓DA技術對函數(shù)發(fā)生器進行建模設計，體現(xiàn)出了電子設計自動化設計電子器件的快捷方便的優(yōu)勢。第五章 結束語本設計利用了具有強大仿真功能和設計功能的QuartusII軟件進行仿真，實現(xiàn)了遞增斜波、遞減斜波、三角波等六種波形的智能函數(shù)發(fā)生器的設計。智能函數(shù)發(fā)生器總體框圖如下圖所示；圖中輸入CLK為時鐘信號，用于調(diào)整輸出波形的頻率；輸入CLR為復位信號；輸入SEL[2..0]為選擇信號，用于選擇輸出波形。其電路圖和仿真結果圖如下所示。圖412 正弦波信號產(chǎn)生模塊電路圖圖413 正弦波函數(shù)發(fā)生電路波形仿真圖選擇器產(chǎn)生原理：選擇器是一個6選1的數(shù)據(jù)選擇器，其中SEL為波形數(shù)據(jù)選擇端口，D0—D5為6位二進制輸入端口，Q為8位二進制輸出端口。其頻率取決于讀取數(shù)據(jù)的速度。圖410 方波信號產(chǎn)生模塊電路圖圖411 方波函數(shù)發(fā)生電路波形仿真圖正弦波產(chǎn)生原理：預先在一個正弦周期中平均選取了64個求值點，計算得到每個點在正弦函數(shù)中的值，并將其轉(zhuǎn)換為對應的二進制數(shù)。圖48 梯形波信號產(chǎn)生模塊電路圖圖49 梯形波函數(shù)發(fā)生電路波形仿真圖方波產(chǎn)生原理：其內(nèi)部計數(shù)到達64時，根據(jù)輸出標志的數(shù)值輸出對應的數(shù)值，輸出只有兩種取值：最小值表示為全0（十進制表示為0）、最大值表示為全1（十進制表示為255），每經(jīng)過一定數(shù)量的時鐘周期（本次設計中設定為64），輸出信號在兩個輸出取值之間進行翻轉(zhuǎn)，連續(xù)的輸出便成了觀測的方波波形。在每個時鐘周期的上升沿，都對輸出信號在幅度上進行一定程度的增加，以體現(xiàn)梯形波的特征，在本次設計中設定為16，當輸出波形的幅度達到最大時，則將其清零開始新一輪的循環(huán)遞增。圖47說明了三角波函數(shù)在最大值（即輸出全1）附近的波形變化。其電路圖和仿真結果圖如下所示。圖41 遞增斜波信號產(chǎn)生模塊電路圖圖42 遞增斜波函數(shù)發(fā)生電路波形仿真圖遞減斜波產(chǎn)生原理：當復位信號為1時，電路清零，恢復為初始狀態(tài)，輸出全為1；每當復位信號為0并檢測到時鐘上升沿時，計數(shù)器值減1，當增加到0后賦值到最大。計數(shù)值增加呈現(xiàn)線性關系，因此輸出的波形是遞增的斜波。軟件設計流程圖見圖32。方波的產(chǎn)生是在輸出波形的前半周期輸出低電平，后半周期輸出高電平，從而得到占空比為50%的方波信號。梯形波是以一定的常數(shù)遞增的。波形產(chǎn)生模塊的遞增、遞減斜波是以一定常數(shù)遞增、遞減來產(chǎn)生的。本系統(tǒng)電路設計簡單，且可以根據(jù)實際的不同需要，修改程序時寫入相應的波形數(shù)據(jù)，即可輸出想要的波形，而無需更改硬件電路，該設計成本低，可靠性高，操作靈活方便[6]。用一個6選1數(shù)據(jù)選擇器可以實現(xiàn)對6種波形的選擇,在本設計中應用VHDL語言針對6種信號分別設計出6種不同的軟件包,通過不同的選擇信號調(diào)用與其相對應的軟件包。其中信號產(chǎn)生模塊用來產(chǎn)生所需要的6種信號，這些信號的產(chǎn)生可以有多種方式，如用計數(shù)器直接產(chǎn)生信號輸出,或者用計數(shù)器產(chǎn)生存儲器的地址，在存儲器中存放信號輸出的數(shù)據(jù)。本次設計的主要設計框圖見下圖。本設計主要由波形選擇部分，波形發(fā)生部分和輸出部分組成。QuartusII設計軟件根據(jù)設計者需要提供了一個完整的多平臺開發(fā)環(huán)境，它包含整個FPGA和CPLD設計階段的解決方案。（9) 全局編譯。（7) 對上述電路進行仿真。（5) 建立原理圖或用VHDL語言描述設計電路。（3) 添加設計文件。（2) 選擇路徑。用戶首先對所做項目進行設計[10]，明確設計目的，然后進行設計輸入，進行編譯直至編譯沒有錯誤產(chǎn)生，之后進行仿真，檢查是否達到設計要求，最后將設計配置到目標器件中進行硬件驗證與測試。QuartusII軟件提供了可編程片上系統(tǒng)(SOPC)設計的一個綜合開發(fā)環(huán)境，是進行SOPC設計的基礎。該軟件界面友好、使用便捷、功能強大，是一個完全集成化的可編程邏輯設計環(huán)境，具有開放性、與結構無關、多平臺完全集成化豐富的設計庫、模塊化工具、支持多種硬件描述語言及有多種高級編程語言接口等特點。本次設計采用Altera公司推出的一款功能強大，兼容性最好的EDA工具軟件：QuartusII。既支持同步電路，也支持異步電路。使用VHDL在進行電子系統(tǒng)設計時可以不了解電路的結構細節(jié)，因此相對于Verilog HDL來說，為設計者減少了大量的工作，極大的提高工作效率，并可以延長設計的生命周期。VHDL語言有良好的可移植性，由于它是一種工業(yè)標準語言，所以它具有設計與開發(fā)環(huán)境、具體電路實現(xiàn)工藝以及采用的實現(xiàn)無關的特點，設計成果便于移植、交流和二次開發(fā)。設計者從系統(tǒng)整體要求出發(fā)，自上而下將系統(tǒng)內(nèi)容細化，最后將模塊組合完成系統(tǒng)的整體設計。VHDL主要用于描述數(shù)字系統(tǒng)的結構、行為、功能和接口，非常適用于可編程邏輯芯片的應用設計，其強大的抽象描述能力使得設計過程變得高效簡捷。VHDL采用軟件編程的方式來描述電子系統(tǒng)的邏輯功能、電路結構和連接形式，它與傳統(tǒng)的門級方式相比更適合于大規(guī)模集成電路系統(tǒng)的設計。在1993年升級為IEEE STD 10761993(LRM93)。1981年，美國國防部提出了一種新的硬件描述語言——超高速集成電路硬件描述語言（VHSIC Hardware Description Language）簡稱VHDL語言。它是20世紀80年代在美國國防部的資助下始創(chuàng)的，后來被IEEE制定為規(guī)范的第一種硬件描述語言。 VHDL語言VHDL(Very High Speed Integrated Circuit HDL)來編寫程序的。在高層系統(tǒng)用自上而下的設計方法來實現(xiàn)，底層使用自下而上的方法從元件庫或數(shù)據(jù)庫中調(diào)用已有的單元設計。（3）綜合的設計方法復雜數(shù)字邏輯電路和系統(tǒng)的設計過程，通常是以上兩種設計方法的結合。設計樹最末枝上的單元是已經(jīng)制造出的單元、其它項目是已開發(fā)好的單元或者是可外購得到的單元。使用HDL可以描述硬件電路的功能和其時序要求 [11]。實際硬件中，許多操作都是在同一時刻發(fā)生的。通過使用結構級或行為級描述，可以在不同的抽象層次描述設計。當前成為IEEE技術標準的僅有兩個，即Verilog HDL和VHDL。即利用計算機的計算能力對用Verilog HDL或VHDL建模的復雜數(shù)字邏輯進行仿真，然后再自動綜合以生成符合要求且在電路結構上可以實現(xiàn)的數(shù)字邏輯網(wǎng)表，根據(jù)網(wǎng)表在某種工藝的器件上自動生成具體電路。設計的主要仿真和調(diào)試過程是在高層次上完成的，這不僅有利于早期發(fā)現(xiàn)結構設計上的錯誤，避免設計工作的浪費，而且也減少了邏輯功能仿真的工作量。由于功能描述可以完全獨立于芯片結構，避免了傳統(tǒng)設計方法所帶來的重新再設計風險，大大縮短了設計周期。設計開發(fā)的最后步驟就是在線調(diào)試或者將產(chǎn)生的配置文件通過編程器或下載電纜寫到目標芯片中。在設計處理完成后，對系統(tǒng)各個模塊進行時序仿真，分析其時序關系。綜合后仿真的主要目的是檢查綜合器的綜合結果是否與設計輸入一致。功能仿真僅對設計描述的邏輯功能進行測試模擬，以了解其實現(xiàn)的功能是否滿足原設計的要求，仿真過程不涉及具體器件的硬件特性。完成設計描述后即可通過編譯器進行排錯編譯，變成特定的文本格式，為下一步的綜合做準備。完整的FPGA設計流程包括電路設計與輸入、功能仿真、綜合優(yōu)化、綜合后仿真、布局布線、布局布線后仿真、板級仿真與驗證、加載配置與在線調(diào)試等主要步驟[8]。FPGA常用的設計方法包括“自頂向下”和“自下而上”[6]。豐富的片上可編程邏輯資源。FPGA采用高速CHMOS工藝，功耗低，可以與CMOS,TTL電平兼容。FPGA內(nèi)部有豐富的觸發(fā)器和I/O引腳。FPGA的基本特點主要有：采用FPGA設計ASIC電路，用戶不需要投片生產(chǎn)，就能得到合用芯片?；诓檎冶恚↙ookUpTable，LUT)的FPGA結構為現(xiàn)在主流的FPGA結構。當然，F(xiàn)PGA設計是一個相當復雜的工作，是一項實踐性非常強的專業(yè)技術，需要遵循一定的設計原則和一定的經(jīng)驗積累[12]。近年來，F(xiàn)PGA市場發(fā)展十分迅速，各大FPGA廠商，有代表性的是Altera公司，Xilinx公司，不斷采用新技術來提高FPGA器件的容量，增強軟件的性能。配置數(shù)據(jù)存放在片內(nèi)的SRAM或者熔絲圖上，基于SRAM的FPGA器件工作前需要從芯片外部加載配置數(shù)據(jù)。為了解決這一問題，1985年Xilinx公司首家推出現(xiàn)場可編程門陣列FPGA器件，它是一種新型的高密度PLD，采用CMOSSRAM工藝制作，其內(nèi)部由許多獨立的可編程邏輯模塊（CLB）組成，邏輯塊之間可以靈活的相互連接。之后出現(xiàn)了可編程陣列邏輯PLA（Programmable Device Logic）。可編程邏輯器件PLD（Programmable Logic De