華為vhdl設(shè)計風(fēng)格和實現(xiàn)-wenkub.com
2025-01-13 11:01 本頁面
【正文】 — 加一個上拉到懸空的輸入上，可以減小功耗和噪音 ? IOB包含一個三態(tài)門 OBUFT， 可以實現(xiàn)雙向信號。 ? 使用 BUFG， 可提高 pin to pin時延 VHDL 設(shè)計風(fēng)格和實現(xiàn) , 2022年 6月 10日 第 45 頁 三、資源 VHDL 設(shè)計風(fēng)格和實現(xiàn) , 2022年 6月 10日 第 46 頁 ? 資源使用量是指 FPGA使用了的百分率 ? 在宏、庫、以及 XAPP application notes中找到可比較的函數(shù)來估計資源使用量 — 或者，使用別的設(shè)計來估計器件使用率 ? 快速實現(xiàn)，然后查看 MAP報告 — 選擇“ Implementation/ View Report Files/ Map report‖ — Slices, IOBs, Block RAMs, 以及其他部件分別列出，并給出使用百分率。 ? FPGA建立時間 (Tsu)的計算公式 : Tsufpga = Tcyc Tco(up) Tbrd + Tbufg ? 可以使用“ OFFSET IN‖對 Tsu進行 約束 D CE Q 上游器件 D CE Q XCV400 FPGA Clock (Tcyc) Tco(up) Tbrd Tbufg Tsu VHDL 設(shè)計風(fēng)格和實現(xiàn) , 2022年 6月 10日 第 39 頁 I/O速度： FPGA的輸出時間 Tco ? FPGA輸出時間的計算公式： Tco = Tcyc Tsu(down) Tbrd Tbufg ? 使用“ OFFSET OUT‖對 Tco進行約束 D CE Q XCV400 FPGA D CE Q 下游器件 Clock (Tcyc) Tco Tbrd Tbufg Tsu(down) VHDL 設(shè)計風(fēng)格和實現(xiàn) , 2022年 6月 10日 第 40 頁 OPAD OBUF FAST 使用快歪斜率提高輸出速度 ? 歪斜率控制輸出速度 ? 缺省使用“ slow‖歪斜率，以降低噪音 ? 當(dāng)速度重要時，使用“ fast‖歪斜率 — FAST是輸出邏輯元件（ primitive） 的一個參數(shù) — 可以通過加入 FAST約束實現(xiàn)。 — 進位邏輯的 相對布局需要使用垂直進位邏輯連接 VHDL 設(shè)計風(fēng)格和實現(xiàn) , 2022年 6月 10日 第 35 頁 了解進位鏈流向 ? XC4000E/L和 Spartan/XL進位鏈流向為上下兩個方向 ? XC4000EX/XL/XV和 Virtex器件的進位鏈流向只能向上 XC4000E Spartan/XL XC4000EX/XL/XV Virtex LSB MSB VHDL 設(shè)計風(fēng)格和實現(xiàn) , 2022年 6月 10日 第 36 頁 編碼：只有在必要時才使用二進制序列 ? 可以生成各種需要的序列，而不僅限于二進制 ? 使用 預(yù)縮放 （ prescale） 技術(shù) 來提高速度 — 低位（ LSBs） 翻轉(zhuǎn)很快 — 參見 Application Notes XAPP001 and XAPP014 ? 如果要譯碼輸出，使用格林（ Gray） 碼計數(shù)器 — 每次只翻轉(zhuǎn)一位，可以避免譯碼產(chǎn)生毛刺 ? 如果只需要計數(shù)終點，考慮使用線性反饋 移位寄存器（ LFSR） 提高速度。 63Mhz – 32bit 加法器（不使用進位） 21 Slices amp。 LD Q0 Q1 Q2 Q3 CO D0 D1 D2 D3 CE C D Q CE C DATA0 DATA1 DATA2 DATA3 ENABLE CLOCK VHDL 設(shè)計風(fēng)格和實現(xiàn) , 2022年 6月 10日 第 32 頁 復(fù)制組合邏輯以提高速度 ? 如果 Logic Replication選項被選中， Foundation會自動復(fù)制組合邏輯 —— 速度 /面積的交易 ? 通過復(fù)制組合邏輯，將邏輯合并入一個 Slice中，減少了邏輯級數(shù) ? 你的邏輯表達會影響映射結(jié)果。 ? 在 FPGA中 , 使用二進制和枚舉類型可能會占用較少資源 ——但肯定比 onehot 編碼慢。 — 減少函數(shù)輸入（扇入）來適合 Slice， 可以提高邏輯密度和速度。)。 可以寫成 ptr = (14=39。39。 可以寫成 ptr = (others=39。 小技巧： 對于邏輯向量 std_logic_vector的賦值，可以使用“ ()”來表示。 這個語句一定要寫，否則 Rst信號會被綜合成寄存器 Data0到 Data31CE端 的一個輸入 elsif rising_edge(Clk) then DataValid = f(x)。 ? 盡可能使用全局復(fù)位 — 限制使用非全局復(fù)位的異步復(fù)位的觸發(fā)器數(shù)量 — 非全局復(fù)位會使用額外的布線資源 GR/GSR GTS CLK Q1 Q2 Q3 DoneIn STARTUP Q4 VHDL 設(shè)計風(fēng)格和實現(xiàn) , 2022年 6月 10日 第 25 頁 VHDL代碼中的復(fù)位 u 在下面的 VHDL中，應(yīng)該在 Rst中對寄存器賦值，否則 Rst信號會被綜合成寄存器的 CE端的一個輸入。 D CE Q R P D CE Q R P VHDL 設(shè)計風(fēng)格和實現(xiàn) , 2022年 6月 10日 第 21 頁 XCV1004的例子 ? 3級邏輯的速度有多快？ ? 布線時延大致可估算為與邏輯時延相等 — 下面 Slice的時延是 Tilo， 從 F,G經(jīng)過 LUT輸出的時延 D CE Q D CE Q Tcko+布線 +Tilo+布線 +Tilo + 布線 + Tilo +布線 + Tdick ++++++++ = 或者 110MHz VHDL 設(shè)計風(fēng)格和實現(xiàn) , 2022年 6月 10日 第 22 頁 速度估計 ? 用邏輯時延作為網(wǎng)絡(luò)時延的估計 ? 已知系統(tǒng)的時鐘頻率，可以估計允許的邏輯深度 — 和功能需求相對照，修改設(shè)計以滿足性能需要。 ? 計算速度時要考慮時鐘歪斜的影響。 ? 避免 采樣不到和采樣到中間態(tài)的 方法是 滿足時延要求 ? 系統(tǒng)中的最大時延決定了系統(tǒng)的速度，也決定了系統(tǒng)能正常工作的最大時鐘頻率。 end process。 process(Counter, Clk) begin if Counter=―11‖ then 組合邏輯用作寄存器的異步復(fù)位， 為異步設(shè)計， 禁止！??！ Counter = ―00‖。 TC為組合邏輯輸出 process(TC) begin if rising_edge(TC)=?1‘ then TC 用作寄存器的時鐘，為異步設(shè)計， 禁止！ s = DATA。 end
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