【正文】 負載 )難于布線，而且較慢 ? 考慮在示意圖或 VHDL中復(fù)制資源來改進布線和速度 ? Foundation工具不會自動完成這種功能 ? 將復(fù)制寄存器命名為 _a, _b, _c, 不要 用 1,2,3. 這樣，F(xiàn)oundation映射（ map） 時會更有效 . VHDL 設(shè)計風格和實現(xiàn) , 2022年 6月 10日 第 31 頁 計數(shù)終點信號提前譯碼以提高速度 ? 對大的計數(shù)器而言，譯碼產(chǎn)生計數(shù)終點信號需要邏輯級數(shù)較多 提前一個時鐘周期譯碼計數(shù)終點信號，寄存后使用，可以提高速度，并保持時序關(guān)系不變。 例如： XCV100 有 30 x20 CLB, 一條進位鏈最多可以實現(xiàn) 40位的加法器， 一個 48位加法器需要兩條鏈 ? 使用庫中基于進位的宏 (RPM) 或者 LogiBLOX ? 許多庫中的算術(shù)函數(shù)是 RPM — ADDx 加法器 , ADSUx 加法 /減法器 , CCx 計數(shù)器 — COMPMCx magnitude 比較器 ? RPM 指相對定位宏 — 通過 RLOC屬性指定布局相對位置。 D CE Q XC4000 FPGA 輸入時延 BUFG XC4036XL1的例子 : 時延情況 建立時間 保持時間 全時延 : Tsu = Th = 0 ns 部分時延 : Tsu = Th = 1 ns 無時延 : Tsu = Th = VHDL 設(shè)計風格和實現(xiàn) , 2022年 6月 10日 第 44 頁 I/O速度的其他提示 ? XC400013,36,62XL是 turbo boosted。 ? IOB由 PAD和功能元件之間的網(wǎng)絡(luò)名命名 IO Block的使用 VHDL 設(shè)計風格和實現(xiàn) , 2022年 6月 10日 第 51 頁 STARTUP GTS 輸出三態(tài)控制 ? 輸出控制中的取反不耗費資源 ? 一個專用的全局網(wǎng)絡(luò)也能進行三態(tài)控制 — 通過 STARTUP元件訪問 ? 在配置過程中，所有的 I/O都處于三態(tài)。 VHDL 設(shè)計風格和實現(xiàn) , 2022年 6月 10日 第 41 頁 使用 I/O寄存器提高輸入和輸出速度 ? 使用 IOB中的 I/O寄存器，可以提高輸入和輸出速度 輸入或輸出可以去除從內(nèi)部布線的時延， IOB中的時延也更小 還可以節(jié)約寄存器資源 ? 實現(xiàn) 選項中，選擇“ Pack I/O Registers/Latches into IOBs for Inputs and Outputs‖ 輸入若未寄存，直接扇入到組合邏輯，則不能 map到 IO寄存器中 輸出若為組合邏輯輸出，或者需要反饋為輸入，則不能 map到 IO寄存器中 D CE Q D CE Q I/O pad From: FPGA Into: FPGA OFF IFF Output Clock Input Clock VHDL 設(shè)計風格和實現(xiàn) , 2022年 6月 10日 第 42 頁 使用 I/O寄存器的例子 (FPGAFPGA) D CE Q 發(fā)送器 (XCV1004 FPGA) D CE Q 接收器 (XCV1004 FPGA) 使用 IOB中寄存器的時延 Tiockp + PCB網(wǎng)絡(luò)時延 + Tiopick = 不使用 IOB中寄存器的時延 (Tcko + T +Tioop) + PCB網(wǎng)絡(luò)時延 + (Tiopi + T + Tdick) ( ++) (+ +) = VHDL 設(shè)計風格和實現(xiàn) , 2022年 6月 10日 第 43 頁 輸入速度：可編程的輸入時延 ? FPGA的輸入通道上有一個可編程的時延 ? 可以用來在建立時間和保持時間之間達到妥協(xié)。 27Mhz – 32bit 加法器（使用進位） 17 Slices amp。 One Hot每個狀態(tài)只需提供一位反饋輸入 VHDL 設(shè)計風格和實現(xiàn) , 2022年 6月 10日 第 29 頁 狀態(tài)機的速度 ? 對于較大的狀態(tài)機，使用 One Hot編碼 ? 二進制或者枚舉編碼，對于較小的狀態(tài)機合適。 VHDL 設(shè)計風格和實現(xiàn) , 2022年 6月 10日 第 26 頁 采用流水線邏輯來提高速度 ? FPGA觸發(fā)器資源豐富 ? 增加流水線邏輯級數(shù)，可提高系統(tǒng)速度 D CE Q R P D CE Q R P D CE Q R P D CE Q R P D CE Q R P 25MHz 50MHz VHDL 設(shè)計風格和實現(xiàn) , 2022年 6月 10日 第 27 頁 45輸入的邏輯函數(shù)對速度和密度最有利 ? Xilinx FPGA由四輸入查找表（ LUT） 組成。)。如： signal ptr: std_logic_vector(14 downto 0)。 浪費布線資源、增加邏輯級數(shù)，降低系統(tǒng)速度 u 即使不關(guān)心寄存器的復(fù)位狀態(tài)，也應(yīng)該對其賦初值，可以賦初值為“ ”，即“ Donn‘t care‖。 ? 使用全局驅(qū)動，可以減少時鐘歪斜。 VHDL 設(shè)計風格和實現(xiàn) , 2022年 6月 10日 第 17 頁 二、速度 VHDL 設(shè)計風格和實現(xiàn) , 2022年 6月 10日 第 18 頁 中間態(tài)、時延和速度 ? 當寄存器間數(shù)據(jù)傳遞的時延超過一個時鐘周期，下游寄存器不能在下一個時鐘周期采樣到本時鐘周期給出的上游數(shù)據(jù)，出現(xiàn)錯誤。 end if。 signal TC: std_logic。 end process。 VHDL 設(shè)計風格和實現(xiàn) , 2022年 6月 10日 第 13 頁 同步設(shè)計的更多例子（可行） D Q1 D TC Counter INPUT CLOCK Counter Q0 INPUT CLOCK D CE Q R S DATA VHDL 設(shè)計風格和實現(xiàn) , 2022年 6月 10日 第 14 頁 相應(yīng)的 VHDL代碼 例 2 signal Counter: std_logic_vector(3 downto 0)。 process(TC, Clk) begin if TC=?1‘ then 此復(fù)位為寄存器信號，為同步設(shè)計，可行 Counter = ―0000‖。 end if。 VHDL 設(shè)計風格和實現(xiàn) , 2022年 6月 10日 第 8 頁 毛刺和同步設(shè)計 u 組合邏輯的毛刺通?？偸谴嬖冢y于甚至無法消除 u 毛刺只有在異步設(shè)計中（連接到時鐘、異步復(fù)位、鎖存器的使能端）才存在問題 u 在同步設(shè)計中，由于寄存器在時鐘沿才會動作，只要能滿足時延要求，就能確保采樣到穩(wěn)定正確的結(jié)果 u 毛刺無法消除，但其造成的問題卻可以消除 — 采用同步設(shè)計并達到時延要求 VHDL 設(shè)計風格和實現(xiàn) , 2022年 6月 10日 第 9 頁 安全同步化