華為vhdl設(shè)計(jì)風(fēng)格和實(shí)現(xiàn)(編輯修改稿)
2025-02-12 11:01 本頁面
【文章內(nèi)容簡(jiǎn)介】 e 注意此 Slice中使用了 LUT，所以建立時(shí)間是 Tick而不是 Tdick， 這種映射結(jié)果減少了一級(jí)布線時(shí)延 VHDL 設(shè)計(jì)風(fēng)格和實(shí)現(xiàn) , 2022年 6月 10日 第 23 頁 對(duì)高扇出的網(wǎng)絡(luò)使用全局驅(qū)動(dòng) ? 設(shè)計(jì)中，有高扇出的時(shí)鐘使能、 IOB三態(tài)以及其他信號(hào)嗎 ? ? 使用剩余的 BUFG來驅(qū)動(dòng)它們，以達(dá)到更小的歪斜和更高的性能 ? 使用 BUFG， 時(shí)鐘和 CE輸入的歪斜可以小于 1ns ? 使用 BUFG的方法，實(shí)例化 BUFG， 將相應(yīng)信號(hào)連接上去 D CE Q R P CE or OE or RST INPUT CLOCK BUFG VHDL 設(shè)計(jì)風(fēng)格和實(shí)現(xiàn) , 2022年 6月 10日 第 24 頁 使用全局復(fù)位有助于提高速度 ? 所有的 觸發(fā)器 在上電時(shí)通過全局置位 /復(fù)位（ GSR） 網(wǎng)絡(luò)進(jìn)行初始化 ? 你可以通過實(shí)例化（ instantiating ） STARTUP 元件（ primitive）訪問GSR網(wǎng)絡(luò)。 — 斷言（ assert） GSR進(jìn)行全局置位 /復(fù)位 — GSR自動(dòng)連接到所有 CLB的觸發(fā)器，使用專用的布線資源。 — 使用 GSR， 可以節(jié)約通用布線資源，減小布線時(shí)延，提高系統(tǒng)速度 — 不要連接 GSR到觸發(fā)器的復(fù)位、置位輸入端 ? 任何信號(hào) （ 如內(nèi)部信號(hào)、外部輸入等）都可以連接到 GSR，但該信號(hào)必須在設(shè)計(jì)中定義。 ? 盡可能使用全局復(fù)位 — 限制使用非全局復(fù)位的異步復(fù)位的觸發(fā)器數(shù)量 — 非全局復(fù)位會(huì)使用額外的布線資源 GR/GSR GTS CLK Q1 Q2 Q3 DoneIn STARTUP Q4 VHDL 設(shè)計(jì)風(fēng)格和實(shí)現(xiàn) , 2022年 6月 10日 第 25 頁 VHDL代碼中的復(fù)位 u 在下面的 VHDL中，應(yīng)該在 Rst中對(duì)寄存器賦值，否則 Rst信號(hào)會(huì)被綜合成寄存器的 CE端的一個(gè)輸入。 浪費(fèi)布線資源、增加邏輯級(jí)數(shù)，降低系統(tǒng)速度 u 即使不關(guān)心寄存器的復(fù)位狀態(tài)，也應(yīng)該對(duì)其賦初值，可以賦初值為“ ”，即“ Donn‘t care‖。 這樣，寄存器的復(fù)位端不會(huì)被使用，節(jié)約布線資源 Process(Rst,Clk) begin if Rst=?1‘ then DataValid = ?0‘。 Data(31 downto 0) = (others=‘‘)。 這個(gè)語句一定要寫，否則 Rst信號(hào)會(huì)被綜合成寄存器 Data0到 Data31CE端 的一個(gè)輸入 elsif rising_edge(Clk) then DataValid = f(x)。 Data = g(y)。 f(x),g(x)表示組合邏輯 end if。 end process。 小技巧： 對(duì)于邏輯向量 std_logic_vector的賦值，可以使用“ ()”來表示。如： signal ptr: std_logic_vector(14 downto 0)。 ptr = 000 amp。 x000。 可以寫成 ptr = (others=39。039。)。 ptr(12 downto 7) = 可以寫成 ptr(12 downto 7) = (others=39。39。)。 ptr = 00 amp。 x000。 可以寫成 ptr = (14=39。39。, others=39。039。)。 VHDL 設(shè)計(jì)風(fēng)格和實(shí)現(xiàn) , 2022年 6月 10日 第 26 頁 采用流水線邏輯來提高速度 ? FPGA觸發(fā)器資源豐富 ? 增加流水線邏輯級(jí)數(shù)，可提高系統(tǒng)速度 D CE Q R P D CE Q R P D CE Q R P D CE Q R P D CE Q R P 25MHz 50MHz VHDL 設(shè)計(jì)風(fēng)格和實(shí)現(xiàn) , 2022年 6月 10日 第 27 頁 45輸入的邏輯函數(shù)對(duì)速度和密度最有利 ? Xilinx FPGA由四輸入查找表（ LUT） 組成。 ? 一個(gè)查找表能實(shí)現(xiàn)其輸入形成的任何邏輯函數(shù) — 相當(dāng)于編址 ROM， 將輸入作為地址，查找出函數(shù)結(jié)果。 ? LUT能實(shí)現(xiàn)的函數(shù)只受輸入數(shù)目限制，不受函數(shù)復(fù)雜度限制 ? 一個(gè) Slice中可用兩個(gè) LUT和選擇器實(shí)現(xiàn) 5輸入的任何邏輯。 — 減少函數(shù)輸入（扇入）來適合 Slice， 可以提高邏輯密度和速度。 ? 取反不耗費(fèi)資源（ free)。 CLB Lookup Table VHDL 設(shè)計(jì)風(fēng)格和實(shí)現(xiàn) , 2022年 6月 10日 第 28 頁 狀態(tài)機(jī)的三種類型編碼 與速度 ? 二進(jìn)制 : 狀態(tài)序列如同計(jì)數(shù)器序列， S1 = 001, S2=010, S3=011, S4=100, etc… ? 枚舉 : 狀態(tài)有指定的值， S1=100, S2=110, S3=101, S4 = 111, etc… ? One Hot（ 單熱） : 每個(gè)狀態(tài)只有一個(gè)寄存器有效， S1=00000001, S2=00000010, S3=00000100, etc… ? 在狀態(tài)機(jī)從當(dāng)前狀態(tài)跳到下一狀態(tài)時(shí)，二進(jìn)制和枚舉類型有大量的反饋輸入。這對(duì) CPLD（ 如 XC9500） 來說是比較合適的。 ? 在 FPGA中 , 使用二進(jìn)制和枚舉類型可能會(huì)占用較少資源 ——但肯定比 onehot 編碼慢。 One Hot每個(gè)狀態(tài)只需提供一位反饋輸入 VHDL 設(shè)計(jì)風(fēng)格和實(shí)現(xiàn) , 2022年 6月 10日 第 29 頁 狀態(tài)機(jī)的速度 ? 對(duì)于較大的狀態(tài)機(jī)，使用 One Hot編碼 ? 二進(jìn)制或者枚舉編碼，對(duì)于較小的狀態(tài)機(jī)合適。 ? 記住四輸入查找表！ 狀態(tài)機(jī)可能會(huì)有很多的扇入，和大量的反饋，對(duì)速度不利 ? 使用 One Hot, 并限制輸入狀態(tài)數(shù)，使輸入限制到 45，可以達(dá)到最高的速度。 Input 1 Input 3 State 4 State 6 State 19 1 LUT VHDL 設(shè)計(jì)風(fēng)格和實(shí)現(xiàn) , 2022年 6月 10日 第 30 頁 D Q fn1 D Q fn1 D Q fn1 對(duì)高扇出網(wǎng)絡(luò)，通過 復(fù)制寄存器來提高速度 ? 高扇出網(wǎng)絡(luò) (16個(gè)負(fù)載 )難于布線，而且較慢 ? 考慮在示意圖或 VHDL中復(fù)制資源來改進(jìn)布線和速度 ? Foundation工具不會(huì)自動(dòng)完成這種功能 ? 將復(fù)制寄存器命名為 _a, _b, _c, 不要 用 1,2,3. 這樣，F(xiàn)oundation映射（ map） 時(shí)會(huì)更有效 . VHDL 設(shè)計(jì)風(fēng)格和實(shí)現(xiàn) , 2022年 6月 10日 第 31 頁 計(jì)數(shù)終點(diǎn)信號(hào)提前譯碼以提高速度 ? 對(duì)大的計(jì)數(shù)器而言，譯碼產(chǎn)生計(jì)數(shù)終點(diǎn)信號(hào)需要邏輯級(jí)數(shù)較多 提前一個(gè)時(shí)鐘周期譯碼計(jì)數(shù)終點(diǎn)信號(hào)，寄存后使用，可以提高速度，并保持時(shí)序關(guān)系不變。 LD Q0 Q1 Q2 Q3 CO D0 D1 D2 D3 CE C D Q
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