華為vhdl設(shè)計風(fēng)格和實現(xiàn)-預(yù)覽頁
【正文】 可以 確保下游邏輯單元能正確采樣到上游數(shù)據(jù)。 FPGA本身有什么變化嗎？ 如果采用的是異步設(shè)計，能否工作有很多無法控制的隨機(jī)因素。時間仿真對不對？ 對于異步設(shè)計，通過了時間仿真也不一定能正常工作。 異步設(shè)計中，設(shè)計者老要想著去消除時鐘、異步復(fù)位信號以及鎖存器使能端的毛刺，但這一點(diǎn)在異步設(shè)計中很困難，甚至不可能。與門會“感知”到 1111的中間態(tài)。 signal flop: std_logic。 TC = ?1‘ when Counter=―1111‖ else ?0‘。 ?一個時鐘周期內(nèi)的多次電平變化被認(rèn)為是抖動（毛刺），最后只得到一個上升沿。 signal SynInput: std_logic。 end process。 VHDL 設(shè)計風(fēng)格和實現(xiàn) , 2022年 6月 10日 第 11 頁 D Q3 Async R INPUT CLOCK Counter Q2 Q1 Q0 D Q 同步設(shè)計方法中 TC的生成和使用 對照前面異步設(shè)計中 TC生成和使用的例子 TC VHDL 設(shè)計風(fēng)格和實現(xiàn) , 2022年 6月 10日 第 12 頁 相應(yīng)的 VHDL代碼 signal Counter: std_logic_vector(3 downto 0)。 TC = ?‘。 end if。 signal TC: std_logic。 if TC=?1‘ then TC 用在寄存器的 CE端，為同步設(shè)計，可行 s = DATA。 TC = ?1‘ when Counter=―1111‖ else ?0‘。 組合邏輯用在寄存器的 D端， 為同步設(shè)計，可行 end if。 signal s: std_logic。 end process。 end process。 end if。 ? 當(dāng)時鐘來臨時，寄存器輸入發(fā)生變化，會采樣到中間態(tài)。 建立時間 D CLK Q D CLK Q VHDL 設(shè)計風(fēng)格和實現(xiàn) , 2022年 6月 10日 第 19 頁 時延中包括時鐘歪斜（ Skew) ? 下面邏輯中，數(shù)據(jù)時延很小 (最大 )， 如果時鐘歪斜較小，該邏輯可以跑 200MHz以上。 D Q INPUT CLOCK D Q D Q Flop C Flop B Flop A VHDL 設(shè)計風(fēng)格和實現(xiàn) , 2022年 6月 10日 第 20 頁 時延級數(shù)怎么算 ? ? FPGA的時延 通常 布線占 50%，邏輯占 50% ? 不要忘記了時鐘到輸出的時間 (tco， 輸出時間 )和時鐘到建立的時間 (tsu， 建立時間 ) 邏輯時延級數(shù)總會包括這兩級。 — 斷言（ assert） GSR進(jìn)行全局置位 /復(fù)位 — GSR自動連接到所有 CLB的觸發(fā)器，使用專用的布線資源。 這樣，寄存器的復(fù)位端不會被使用，節(jié)約布線資源 Process(Rst,Clk) begin if Rst=?1‘ then DataValid = ?0‘。 f(x),g(x)表示組合邏輯 end if。 ptr = 000 amp。)。 ptr = 00 amp。, others=39。 ? 一個查找表能實現(xiàn)其輸入形成的任何邏輯函數(shù) — 相當(dāng)于編址 ROM， 將輸入作為地址，查找出函數(shù)結(jié)果。 CLB Lookup Table VHDL 設(shè)計風(fēng)格和實現(xiàn) , 2022年 6月 10日 第 28 頁 狀態(tài)機(jī)的三種類型編碼 與速度 ? 二進(jìn)制 : 狀態(tài)序列如同計數(shù)器序列， S1 = 001, S2=010, S3=011, S4=100, etc… ? 枚舉 : 狀態(tài)有指定的值， S1=100, S2=110, S3=101, S4 = 111, etc… ? One Hot（ 單熱） : 每個狀態(tài)只有一個寄存器有效， S1=00000001, S2=00000010, S3=00000100, etc… ? 在狀態(tài)機(jī)從當(dāng)前狀態(tài)跳到下一狀態(tài)時，二進(jìn)制和枚舉類型有大量的反饋輸入。 ? 記住四輸入查找表！ 狀態(tài)機(jī)可能會有很多的扇入，和大量的反饋，對速度不利 ? 使用 One Hot, 并限制輸入狀態(tài)數(shù)，使輸入限制到 45，可以達(dá)到最高的速度。 — 留意速度關(guān)鍵路徑的映射結(jié)果 O1 I1 O1 I1 N1 N1 必須輸出到兩個地方，所以 O1需要兩級邏輯 復(fù)制第一個門，使得邏輯可以合并入一級邏輯中 N1A N1B VHDL 設(shè)計風(fēng)格和實現(xiàn) , 2022年 6月 10日 第 33 頁 速度關(guān)鍵輸入應(yīng)在邏輯最后一級提供 ? 關(guān)鍵輸入應(yīng)該在邏輯最后一級提供 — 關(guān)鍵輸入為 芯片、 Slice、 或者 LUT提供的時延最大的輸入 — 在示意圖中，將關(guān)鍵輸入連接在邏輯最后一級 — 在 VHDL中，將關(guān)鍵輸入放在 if…elsif… 鏈的第一級 CLB CLB IN (Critical) F H I0 (Critical) OUT VHDL 設(shè)計風(fēng)格和實現(xiàn) , 2022年 6月 10日 第 34 頁 使用進(jìn)位邏輯提高 速度 和 密度 ? 使用 Slice中的進(jìn)位邏輯可提高算術(shù)運(yùn)算速度 — XCV1004的例子 (具體數(shù)據(jù)有待驗證） – 16bit 加法器（不使用進(jìn)位） 10 Slices amp。 44Mhz ? 通過進(jìn)位的串行實現(xiàn)可以提高密度 — 每個 Slice可以實現(xiàn) 2位 — 進(jìn)位鏈 。 — n取不同值時，用來生成反饋位的兩位不同，參見相關(guān)資料 — 在可以采用任意規(guī)則序列的情況下， 也可以使用 LFSR (比如 , FIFO) 進(jìn)位較慢的 大計數(shù)器 TC CE 快速的 小 計數(shù)器 10bit SR Q0 Q9 Q6 VHDL 設(shè)計風(fēng)格和實現(xiàn) , 2022年 6月 10日 第 37 頁 使用預(yù)縮放 （ Prescale） 提高計數(shù)器速度 ? 計數(shù)器的速度由從 LSB到 MSB的進(jìn)位延遲決定 ? 預(yù)縮放技術(shù)對較大的計數(shù)器特別有益 低位翻轉(zhuǎn)很快，用低位的 TC作為高位的 CE，可以降低高位的時鐘頻率 使用 TimeSpecs進(jìn)行約束 ? 預(yù)縮放技術(shù)限制了載入時間，故計數(shù)器不可加載 ? 參考 XAPP014 快速的 小計數(shù)器 進(jìn)位較慢的 大計數(shù)器 TC CE VHDL 設(shè)計風(fēng)格和實現(xiàn) , 2022年 6月 10日 第 38 頁 I/O 速度： FPGA的建立時間 Tsu ? FPGA的輸入輸出也有時延要求。 ? 可選擇全部、部分或無時延 ? 缺省為全時延，以使保持時間的需求為 0 ? 可在 UCF中進(jìn)行控制。 — 設(shè)置輸出邏輯元件的 FAST參數(shù) ? 對未使用的 IOB， 自動上拉 ? 未使用的 IOB的輸出自動無效 — 上拉（ PULLUP） 或下拉（ PULLDOWN） 元件可以指定到未使用的 IOB上。 OE OBUFE T OBUFT OE T
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