【正文】 prescale） 技術(shù) 來提高速度 — 低位（ LSBs） 翻轉(zhuǎn)很快 — 參見 Application Notes XAPP001 and XAPP014 ? 如果要譯碼輸出，使用格林（ Gray） 碼計(jì)數(shù)器 — 每次只翻轉(zhuǎn)一位，可以避免譯碼產(chǎn)生毛刺 ? 如果只需要計(jì)數(shù)終點(diǎn)，考慮使用線性反饋 移位寄存器（ LFSR） 提高速度。 — 加一個(gè)上拉到懸空的輸入上，可以減小功耗和噪音 ? IOB包含一個(gè)三態(tài)門 OBUFT， 可以實(shí)現(xiàn)雙向信號(hào)。 63Mhz – 32bit 加法器（不使用進(jìn)位） 21 Slices amp。)。 小技巧： 對(duì)于邏輯向量 std_logic_vector的賦值，可以使用“ ()”來表示。 ? 計(jì)算速度時(shí)要考慮時(shí)鐘歪斜的影響。 TC為組合邏輯輸出 process(TC) begin if rising_edge(TC)=?1‘ then TC 用作寄存器的時(shí)鐘，為異步設(shè)計(jì)， 禁止！ s = DATA。 end if。 signal flop: std_logic。 end process。 ? 要小心，異步復(fù)位可別有毛刺啊。 VHDL 設(shè)計(jì)風(fēng)格和實(shí)現(xiàn) , 2022年 6月 10日 第 5 頁(yè) 為什么要做同步設(shè)計(jì) ? ? 兩年前我做的 FPGA設(shè)計(jì)，現(xiàn)在卻不能工作。 signal TC: std_logic。 end if。 VHDL 設(shè)計(jì)風(fēng)格和實(shí)現(xiàn) , 2022年 6月 10日 第 13 頁(yè) 同步設(shè)計(jì)的更多例子（可行） D Q1 D TC Counter INPUT CLOCK Counter Q0 INPUT CLOCK D CE Q R S DATA VHDL 設(shè)計(jì)風(fēng)格和實(shí)現(xiàn) , 2022年 6月 10日 第 14 頁(yè) 相應(yīng)的 VHDL代碼 例 2 signal Counter: std_logic_vector(3 downto 0)。 signal TC: std_logic。 VHDL 設(shè)計(jì)風(fēng)格和實(shí)現(xiàn) , 2022年 6月 10日 第 17 頁(yè) 二、速度 VHDL 設(shè)計(jì)風(fēng)格和實(shí)現(xiàn) , 2022年 6月 10日 第 18 頁(yè) 中間態(tài)、時(shí)延和速度 ? 當(dāng)寄存器間數(shù)據(jù)傳遞的時(shí)延超過一個(gè)時(shí)鐘周期，下游寄存器不能在下一個(gè)時(shí)鐘周期采樣到本時(shí)鐘周期給出的上游數(shù)據(jù)，出現(xiàn)錯(cuò)誤。 浪費(fèi)布線資源、增加邏輯級(jí)數(shù)，降低系統(tǒng)速度 u 即使不關(guān)心寄存器的復(fù)位狀態(tài)，也應(yīng)該對(duì)其賦初值，可以賦初值為“ ”，即“ Donn‘t care‖。)。 One Hot每個(gè)狀態(tài)只需提供一位反饋輸入 VHDL 設(shè)計(jì)風(fēng)格和實(shí)現(xiàn) , 2022年 6月 10日 第 29 頁(yè) 狀態(tài)機(jī)的速度 ? 對(duì)于較大的狀態(tài)機(jī)，使用 One Hot編碼 ? 二進(jìn)制或者枚舉編碼，對(duì)于較小的狀態(tài)機(jī)合適。 VHDL 設(shè)計(jì)風(fēng)格和實(shí)現(xiàn) , 2022年 6月 10日 第 41 頁(yè) 使用 I/O寄存器提高輸入和輸出速度 ? 使用 IOB中的 I/O寄存器，可以提高輸入和輸出速度 輸入或輸出可以去除從內(nèi)部布線的時(shí)延， IOB中的時(shí)延也更小 還可以節(jié)約寄存器資源 ? 實(shí)現(xiàn) 選項(xiàng)中，選擇“ Pack I/O Registers/Latches into IOBs for Inputs and Outputs‖ 輸入若未寄存，直接扇入到組合邏輯，則不能 map到 IO寄存器中 輸出若為組合邏輯輸出，或者需要反饋為輸入，則不能 map到 IO寄存器中 D CE Q D CE Q I/O pad From: FPGA Into: FPGA OFF IFF Output Clock Input Clock VHDL 設(shè)計(jì)風(fēng)格和實(shí)現(xiàn) , 2022年 6月 10日 第 42 頁(yè) 使用 I/O寄存器的例子 (FPGAFPGA) D CE Q 發(fā)送器 (XCV1004 FPGA) D CE Q 接收器 (XCV1004 FPGA) 使用 IOB中寄存器的時(shí)延 Tiockp + PCB網(wǎng)絡(luò)時(shí)延 + Tiopick = 不使用 IOB中寄存器的時(shí)延 (Tcko + T +Tioop) + PCB網(wǎng)絡(luò)時(shí)延 + (Tiopi + T + Tdick) ( ++) (+ +) = VHDL 設(shè)計(jì)風(fēng)格和實(shí)現(xiàn) , 2022年 6月 10日 第 43 頁(yè) 輸入速度：可編程的輸入時(shí)延 ? FPGA的輸入通道上有一個(gè)可編程的時(shí)延 ? 可以用來在建立時(shí)間和保持時(shí)間之間達(dá)到妥協(xié)。 D CE Q XC4000 FPGA 輸入時(shí)延 BUFG XC4036XL1的例子 : 時(shí)延情況 建立時(shí)間 保持時(shí)間 全時(shí)延 : Tsu = Th = 0 ns 部分時(shí)延 : Tsu = Th = 1 ns 無時(shí)延 : Tsu = Th = VHDL 設(shè)計(jì)風(fēng)格和實(shí)現(xiàn) , 2022年 6月 10日 第 44 頁(yè) I/O速度的其他提示 ? XC400013,36,62XL是 turbo boosted。 Input 1 Input 3 State 4 State 6 State 19 1 LUT VHDL 設(shè)計(jì)風(fēng)格和實(shí)現(xiàn) , 2022年 6月 10日 第 30 頁(yè) D Q fn1 D Q fn1 D Q fn1 對(duì)高扇出網(wǎng)絡(luò)，通過 復(fù)制寄存器來提高速度 ? 高扇出網(wǎng)絡(luò) (16個(gè)負(fù)載 )難于布線，而且較慢 ? 考慮在示意圖或 VHDL中復(fù)制資源來改進(jìn)布線和速度 ? Foundation工具不會(huì)自動(dòng)完成這種功能 ? 將復(fù)制寄存器命名為 _a, _b, _c, 不要 用 1,2,3. 這樣，F(xiàn)oundation映射（ map） 時(shí)會(huì)更有效 . VHDL 設(shè)計(jì)風(fēng)格和實(shí)現(xiàn) , 2022年 6月 10日 第 31 頁(yè) 計(jì)數(shù)終點(diǎn)信號(hào)提前譯碼以提高速度 ? 對(duì)大的計(jì)數(shù)器而言，譯碼產(chǎn)生計(jì)數(shù)終點(diǎn)信號(hào)需要邏輯級(jí)數(shù)較多 提前一個(gè)時(shí)鐘周期譯碼計(jì)數(shù)終點(diǎn)信號(hào)，寄存后使用，可以提高速度，并保持時(shí)序關(guān)系不變。 x000。 Data(31 downto 0) = (others=‘‘)。 建立時(shí)間不能被滿足，就會(huì)采樣到中間態(tài)，最后的采樣結(jié)果不確定。 process(Clk) begin if rising_edge(Clk) then if INPUT=?1‘ then Counter = Counter + 1。 signal s: std_logic。 process(Clk) begin if rising_edge(Clk) then Delay = InputReg。 process(Clk) begin if rising_edge(Clk) then Counter = Counter + 1。 ? 我的設(shè)