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華為vhdl設(shè)計(jì)風(fēng)格和實(shí)現(xiàn)-文庫吧資料

2025-01-22 11:01本頁面
  

【正文】 — COMPMCx magnitude 比較器 ? RPM 指相對定位宏 — 通過 RLOC屬性指定布局相對位置。 27Mhz – 32bit 加法器(使用進(jìn)位) 17 Slices amp。 38Mhz – 16bit 加法器(使用進(jìn)位) 8 Slices amp。 — 扇出大于 1的網(wǎng)絡(luò)可能在 Slice之外。 Input 1 Input 3 State 4 State 6 State 19 1 LUT VHDL 設(shè)計(jì)風(fēng)格和實(shí)現(xiàn) , 2022年 6月 10日 第 30 頁 D Q fn1 D Q fn1 D Q fn1 對高扇出網(wǎng)絡(luò),通過 復(fù)制寄存器來提高速度 ? 高扇出網(wǎng)絡(luò) (16個(gè)負(fù)載 )難于布線,而且較慢 ? 考慮在示意圖或 VHDL中復(fù)制資源來改進(jìn)布線和速度 ? Foundation工具不會(huì)自動(dòng)完成這種功能 ? 將復(fù)制寄存器命名為 _a, _b, _c, 不要 用 1,2,3. 這樣,F(xiàn)oundation映射( map) 時(shí)會(huì)更有效 . VHDL 設(shè)計(jì)風(fēng)格和實(shí)現(xiàn) , 2022年 6月 10日 第 31 頁 計(jì)數(shù)終點(diǎn)信號提前譯碼以提高速度 ? 對大的計(jì)數(shù)器而言,譯碼產(chǎn)生計(jì)數(shù)終點(diǎn)信號需要邏輯級數(shù)較多 提前一個(gè)時(shí)鐘周期譯碼計(jì)數(shù)終點(diǎn)信號,寄存后使用,可以提高速度,并保持時(shí)序關(guān)系不變。 One Hot每個(gè)狀態(tài)只需提供一位反饋輸入 VHDL 設(shè)計(jì)風(fēng)格和實(shí)現(xiàn) , 2022年 6月 10日 第 29 頁 狀態(tài)機(jī)的速度 ? 對于較大的狀態(tài)機(jī),使用 One Hot編碼 ? 二進(jìn)制或者枚舉編碼,對于較小的狀態(tài)機(jī)合適。這對 CPLD( 如 XC9500) 來說是比較合適的。 ? 取反不耗費(fèi)資源( free)。 ? LUT能實(shí)現(xiàn)的函數(shù)只受輸入數(shù)目限制,不受函數(shù)復(fù)雜度限制 ? 一個(gè) Slice中可用兩個(gè) LUT和選擇器實(shí)現(xiàn) 5輸入的任何邏輯。 VHDL 設(shè)計(jì)風(fēng)格和實(shí)現(xiàn) , 2022年 6月 10日 第 26 頁 采用流水線邏輯來提高速度 ? FPGA觸發(fā)器資源豐富 ? 增加流水線邏輯級數(shù),可提高系統(tǒng)速度 D CE Q R P D CE Q R P D CE Q R P D CE Q R P D CE Q R P 25MHz 50MHz VHDL 設(shè)計(jì)風(fēng)格和實(shí)現(xiàn) , 2022年 6月 10日 第 27 頁 45輸入的邏輯函數(shù)對速度和密度最有利 ? Xilinx FPGA由四輸入查找表( LUT) 組成。039。39。 x000。)。 ptr(12 downto 7) = 可以寫成 ptr(12 downto 7) = (others=39。039。 x000。如: signal ptr: std_logic_vector(14 downto 0)。 end process。 Data = g(y)。 Data(31 downto 0) = (others=‘‘)。 浪費(fèi)布線資源、增加邏輯級數(shù),降低系統(tǒng)速度 u 即使不關(guān)心寄存器的復(fù)位狀態(tài),也應(yīng)該對其賦初值,可以賦初值為“ ”,即“ Donn‘t care‖。 — 使用 GSR, 可以節(jié)約通用布線資源,減小布線時(shí)延,提高系統(tǒng)速度 — 不要連接 GSR到觸發(fā)器的復(fù)位、置位輸入端 ? 任何信號 ( 如內(nèi)部信號、外部輸入等)都可以連接到 GSR,但該信號必須在設(shè)計(jì)中定義。 ? 在 50 MHz下使用 XCV1004的例子 : 時(shí)鐘周期 20 ns 一級布線時(shí)延 5 ns (Tcko + T + Tick) Tcko+Tick= 允許增加時(shí)延 =15 ns 每增加一級的時(shí)延 / ~2 ns (Tilo + T) Tilo= 允許增加的級數(shù) =7~10 Slices Tcko T Tilo T Tilo T Tick Slice Slice Slice Slice 注意此 Slice中使用了 LUT,所以建立時(shí)間是 Tick而不是 Tdick, 這種映射結(jié)果減少了一級布線時(shí)延 VHDL 設(shè)計(jì)風(fēng)格和實(shí)現(xiàn) , 2022年 6月 10日 第 23 頁 對高扇出的網(wǎng)絡(luò)使用全局驅(qū)動(dòng) ? 設(shè)計(jì)中,有高扇出的時(shí)鐘使能、 IOB三態(tài)以及其他信號嗎 ? ? 使用剩余的 BUFG來驅(qū)動(dòng)它們,以達(dá)到更小的歪斜和更高的性能 ? 使用 BUFG, 時(shí)鐘和 CE輸入的歪斜可以小于 1ns ? 使用 BUFG的方法,實(shí)例化 BUFG, 將相應(yīng)信號連接上去 D CE Q R P CE or OE or RST INPUT CLOCK BUFG VHDL 設(shè)計(jì)風(fēng)格和實(shí)現(xiàn) , 2022年 6月 10日 第 24 頁 使用全局復(fù)位有助于提高速度 ? 所有的 觸發(fā)器 在上電時(shí)通過全局置位 /復(fù)位( GSR) 網(wǎng)絡(luò)進(jìn)行初始化 ? 你可以通過實(shí)例化( instantiating ) STARTUP 元件( primitive)訪問GSR網(wǎng)絡(luò)。 ? 還需要檢查 I/O的速度。 ? 使用全局驅(qū)動(dòng),可以減少時(shí)鐘歪斜。 ? 由于存在時(shí)鐘歪斜, Flop B到 Flop C的實(shí)際時(shí)延為 +=, 在 100MHz下就不能工作。 D CLK Q CLK D Q 當(dāng)建立時(shí)間不夠時(shí),會(huì)采樣到中間態(tài), 最后的采樣結(jié)果不確定。 建立時(shí)間不能被滿足,就會(huì)采樣到中間態(tài),最后的采樣結(jié)果不確定。 VHDL 設(shè)計(jì)風(fēng)格和實(shí)現(xiàn) , 2022年 6月 10日 第 17 頁 二、速度 VHDL 設(shè)計(jì)風(fēng)格和實(shí)現(xiàn) , 2022年 6月 10日 第 18 頁 中間態(tài)、時(shí)延和速度 ? 當(dāng)寄存器間數(shù)據(jù)傳遞的時(shí)延超過一個(gè)時(shí)鐘周期,下游寄存器不能在下一個(gè)時(shí)鐘周期采樣到本時(shí)鐘周期給出的上游數(shù)據(jù),出現(xiàn)錯(cuò)誤。 end if。 elsif rising_edge(Clk) then if INPUT=?1‘ then Counter = Counter + 1。 例 1 signal Counter: std_logic_vector(1 downto 0)。 end if。 TC = ?1‘ when Counter=―1111‖ else ?0‘。 end if。 process(Clk) begin if rising_edge(Clk) then if INPUT=?1‘ then Counter = Counter + 1。 signal TC: std_logic。 end process。 end if。 TC為組合邏輯輸出 例 1 signal Counter: std_logic_vector(1 downto 0)。 end process。 end if。 end if。 signal s: std_logic。 VHDL 設(shè)計(jì)風(fēng)格和實(shí)現(xiàn) , 2022年 6月 10日 第 13 頁 同步設(shè)計(jì)的更多例子(可行) D Q1 D TC Counter INPU
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