華為vhdl設(shè)計風(fēng)格和實現(xiàn)-文庫吧在線文庫
【正文】 異步輸入一例 ——去抖動邏輯 D Q R 異步輸入 系統(tǒng)時鐘 同步輸入 設(shè)備外圍 D Q D Q 延遲一個周期后才復(fù)位，確保 D端輸入脈沖至少 有一個周期的寬度，沒有中間態(tài) 異步輸入的信號變化時機和寬度不確定， 有抖動（毛刺），不能直接被同步系統(tǒng)正確采樣 ?該邏輯確保能正確得到異步輸入的上升沿。 signal TC: std_logic。 ? 快速 FPGA中的觸發(fā)器會對非常窄的毛刺信號作出反應(yīng)。 VHDL 設(shè)計風(fēng)格和實現(xiàn) , 2022年 6月 10日 第 5 頁 為什么要做同步設(shè)計 ? ? 兩年前我做的 FPGA設(shè)計，現(xiàn)在卻不能工作。 下游邏輯對上游數(shù)據(jù)的采樣是不確定的，會發(fā)生數(shù)據(jù)傳遞的錯誤。 ? 要小心，異步復(fù)位可別有毛刺啊。 布線更短 此處會產(chǎn)生毛刺，并且與計數(shù)器的時鐘無關(guān) MSB 0111 1000 計數(shù)器 的操作為： 0111 1111 1000 因為 MSB更快 計數(shù)器 flop MSB 此處的與門為電平敏感 VHDL 設(shè)計風(fēng)格和實現(xiàn) , 2022年 6月 10日 第 7 頁 相應(yīng)的 VHDL代碼 signal Counter: std_logic_vector(3 downto 0)。 end process。 if rising_edge(AsynInput) then InputReg = ?1‘。 signal flop: std_logic。 end process。 end if。 VHDL 設(shè)計風(fēng)格和實現(xiàn) , 2022年 6月 10日 第 15 頁 異步設(shè)計的更多例子（禁止） D Q1 Async R D TC Counter 這些例子有什么問題 ? INPUT CLOCK Counter Q0 INPUT CLOCK D CE Q R S DATA VHDL 設(shè)計風(fēng)格和實現(xiàn) , 2022年 6月 10日 第 16 頁 相應(yīng)的 VHDL代碼 例 2 signal Counter: std_logic_vector(3 downto 0)。 TC為組合邏輯輸出 process(TC) begin if rising_edge(TC)=?1‘ then TC 用作寄存器的時鐘，為異步設(shè)計， 禁止！ s = DATA。 end process。 ? 計算速度時要考慮時鐘歪斜的影響。 ? 盡可能使用全局復(fù)位 — 限制使用非全局復(fù)位的異步復(fù)位的觸發(fā)器數(shù)量 — 非全局復(fù)位會使用額外的布線資源 GR/GSR GTS CLK Q1 Q2 Q3 DoneIn STARTUP Q4 VHDL 設(shè)計風(fēng)格和實現(xiàn) , 2022年 6月 10日 第 25 頁 VHDL代碼中的復(fù)位 u 在下面的 VHDL中，應(yīng)該在 Rst中對寄存器賦值，否則 Rst信號會被綜合成寄存器的 CE端的一個輸入。 小技巧： 對于邏輯向量 std_logic_vector的賦值，可以使用“ ()”來表示。39。)。 ? 在 FPGA中 , 使用二進制和枚舉類型可能會占用較少資源 ——但肯定比 onehot 編碼慢。 63Mhz – 32bit 加法器（不使用進位） 21 Slices amp。 ? FPGA建立時間 (Tsu)的計算公式 : Tsufpga = Tcyc Tco(up) Tbrd + Tbufg ? 可以使用“ OFFSET IN‖對 Tsu進行 約束 D CE Q 上游器件 D CE Q XCV400 FPGA Clock (Tcyc) Tco(up) Tbrd Tbufg Tsu VHDL 設(shè)計風(fēng)格和實現(xiàn) , 2022年 6月 10日 第 39 頁 I/O速度： FPGA的輸出時間 Tco ? FPGA輸出時間的計算公式： Tco = Tcyc Tsu(down) Tbrd Tbufg ? 使用“ OFFSET OUT‖對 Tco進行約束 D CE Q XCV400 FPGA D CE Q 下游器件 Clock (Tcyc) Tco Tbrd Tbufg Tsu(down) VHDL 設(shè)計風(fēng)格和實現(xiàn) , 2022年 6月 10日 第 40 頁 OPAD OBUF FAST 使用快歪斜率提高輸出速度 ? 歪斜率控制輸出速度 ? 缺省使用“ slow‖歪斜率，以降低噪音 ? 當(dāng)速度重要時，使用“ fast‖歪斜率 — FAST是輸出邏輯元件（ primitive） 的一個參數(shù) — 可以通過加入 FAST約束實現(xiàn)。 — 加一個上拉到懸空的輸入上，可以減小功耗和噪音 ? IOB包含一個三態(tài)門 OBUFT， 可以實現(xiàn)雙向信號。 ? 使用 BUFG， 可提高 pin to pin時延 VHDL 設(shè)計風(fēng)格和實現(xiàn) , 2022年 6月 10日 第 45 頁 三、資源 VHDL 設(shè)計風(fēng)格和實現(xiàn) , 2022年 6月 10日 第 46 頁 ? 資源使用量是指 FPGA使用了的百分率 ? 在宏、庫、以及 XAPP application notes中找到可比較的函數(shù)來估計資源使用量 — 或者，使用別的設(shè)計來估計器件使用率 ? 快速實現(xiàn)，然后查看 MAP報告 — 選擇“ Implementation/ View Report Files/ Map report‖ — Slices, IOBs, Block RAMs, 以及其他部件分別列出，并給出使用百分率。 — 進位邏輯的 相對布局需要使用垂直進位邏輯連接 VHDL 設(shè)計風(fēng)格和實現(xiàn) , 2022年 6月 10日 第 35 頁 了解進位鏈流向 ? XC4000E/L和 Spartan/XL進位鏈流向為上下兩個方向 ? XC4000EX/XL/XV和 Virtex器件的進位鏈流向只能向上 XC4000E Spartan/XL XC4000EX/XL/XV Virtex LSB MSB VHDL 設(shè)計風(fēng)格和實現(xiàn) , 2022年 6月 10日 第 36 頁 編碼：只有在必要時才使用二進制序列 ? 可以生成各種需要的序列，而不僅限于二進制 ? 使用 預(yù)縮放 （ prescale） 技術(shù) 來提高速度 — 低位（ LSBs） 翻轉(zhuǎn)很快 — 參見 Application Notes XAPP001 and XAPP014 ? 如果要譯碼輸出，使用格林（ Gray） 碼計數(shù)器 — 每次只翻轉(zhuǎn)一位，可以避免譯碼產(chǎn)生毛刺 ? 如果只需要計數(shù)終點，考慮使用線性反饋 移位寄存器（ LFSR） 提高速度。 LD Q0 Q1 Q2 Q3 CO D0 D1 D2 D3 CE C D Q CE C DATA0 DATA1 DATA2 DATA3
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