華為vhdl設(shè)計(jì)風(fēng)格和實(shí)現(xiàn)-wenkub
2023-01-31 11:01:19 本頁面
【正文】 if。 VHDL 設(shè)計(jì)風(fēng)格和實(shí)現(xiàn) , 2022年 6月 10日 第 15 頁 異步設(shè)計(jì)的更多例子（禁止） D Q1 Async R D TC Counter 這些例子有什么問題 ? INPUT CLOCK Counter Q0 INPUT CLOCK D CE Q R S DATA VHDL 設(shè)計(jì)風(fēng)格和實(shí)現(xiàn) , 2022年 6月 10日 第 16 頁 相應(yīng)的 VHDL代碼 例 2 signal Counter: std_logic_vector(3 downto 0)。 process(Clk) begin if rising_edge(Clk) then if INPUT=?1‘ and Counter/=―11‖ then Counter = Counter + 1。 end if。 process(Clk) begin if rising_edge(Clk) then if INPUT=?1‘ then Counter = Counter + 1。 end process。 if Counter=―1110‖ then 注意和異步設(shè)計(jì)中 TC信號(hào)的比較 此處 TC為寄存器輸出 TC = ?1‘。 signal flop: std_logic。 SynInput = Delay。 if rising_edge(AsynInput) then InputReg = ?1‘。 signal InputReg: std_logic。 end process。 end if。 布線更短 此處會(huì)產(chǎn)生毛刺，并且與計(jì)數(shù)器的時(shí)鐘無關(guān) MSB 0111 1000 計(jì)數(shù)器 的操作為： 0111 1111 1000 因?yàn)?MSB更快 計(jì)數(shù)器 flop MSB 此處的與門為電平敏感 VHDL 設(shè)計(jì)風(fēng)格和實(shí)現(xiàn) , 2022年 6月 10日 第 7 頁 相應(yīng)的 VHDL代碼 signal Counter: std_logic_vector(3 downto 0)。 VHDL 設(shè)計(jì)風(fēng)格和實(shí)現(xiàn) , 2022年 6月 10日 第 6 頁 門產(chǎn)生的時(shí)鐘有問題 ? 此例中，計(jì)數(shù)終點(diǎn)信號(hào)會(huì)產(chǎn)生毛刺，使用該信號(hào)作時(shí)鐘會(huì)引起問題。 ? 要小心，異步復(fù)位可別有毛刺啊。怎么回事？ 異步設(shè)計(jì)也許在特定布線下能工作，但布線改變后就不行了。 下游邏輯對(duì)上游數(shù)據(jù)的采樣是不確定的，會(huì)發(fā)生數(shù)據(jù)傳遞的錯(cuò)誤。VHDL 設(shè)計(jì)風(fēng)格和實(shí)現(xiàn) , 2022年 6月 10日 第 1 頁 VHDL設(shè)計(jì)風(fēng)格和實(shí)現(xiàn) VHDL 設(shè)計(jì)風(fēng)格和實(shí)現(xiàn) , 2022年 6月 10日 第 2 頁 內(nèi)容概述 一、同步設(shè)計(jì) 二、速度 三、資源 四、其他 VHDL 設(shè)計(jì)風(fēng)格和實(shí)現(xiàn) , 2022年 6月 10日 第 3 頁 一、同步設(shè)計(jì) VHDL 設(shè)計(jì)風(fēng)格和實(shí)現(xiàn) , 2022年 6月 10日 第 4 頁 什么是同步設(shè)計(jì)？ ? 同步設(shè)計(jì)：上游數(shù)據(jù)到下游邏輯單元的傳遞是通過時(shí)鐘來同步的。 VHDL 設(shè)計(jì)風(fēng)格和實(shí)現(xiàn) , 2022年 6月 10日 第 5 頁 為什么要做同步設(shè)計(jì) ? ? 兩年前我做的 FPGA設(shè)計(jì)，現(xiàn)在卻不能工作。很危險(xiǎn)吧？ ? 我的設(shè)計(jì)通過了時(shí)間仿真，但上板調(diào)試時(shí)不干活。 ? 快速 FPGA中的觸發(fā)器會(huì)對(duì)非常窄的毛刺信號(hào)作出反應(yīng)。 MSB布線更短，信號(hào)變化先到達(dá)與門。 signal TC: std_logic。 end process。 VHDL 設(shè)計(jì)風(fēng)格和實(shí)現(xiàn) , 2022年 6月 10日 第 8 頁 毛刺和同步設(shè)計(jì) u 組合邏輯的毛刺通常總是存在，難于甚至無法消除 u 毛刺只有在異步設(shè)計(jì)中（連接到時(shí)鐘、異步復(fù)位、鎖存器的使能端）才存在問題 u 在同步設(shè)計(jì)中，由于寄存器在時(shí)鐘沿才會(huì)動(dòng)作，只要能滿足時(shí)延要求，就能確保采樣到穩(wěn)定正確的結(jié)果 u 毛刺無法消除，但其造成的問題卻可以消除 — 采用同步設(shè)計(jì)并達(dá)到時(shí)延要求 VHDL 設(shè)計(jì)風(fēng)格和實(shí)現(xiàn) , 2022年 6月 10日 第 9 頁 安全同步化異步輸入一例 ——去抖動(dòng)邏輯 D Q R 異步輸入 系統(tǒng)時(shí)鐘 同步輸入 設(shè)備外圍 D Q D Q 延遲一個(gè)周期后才復(fù)位，確保 D端輸入脈沖至少 有一個(gè)周期的寬度，沒有中間態(tài) 異步輸入的信號(hào)變化時(shí)機(jī)和寬度不確定， 有抖動(dòng)（毛刺），不能直接被同步系統(tǒng)正確采樣 ?該邏輯確保能正確得到異步輸入的上升沿。 signal Delay: std_logic。 end if。 end if。 process(TC, Clk) begin if TC=?1‘ then 此復(fù)位為寄存器信號(hào)，為同步設(shè)計(jì)，可行 Counter = ―0000‖。 else TC = ?0‘。 VHDL 設(shè)計(jì)風(fēng)格和實(shí)現(xiàn) , 2022年 6月 10日 第 13 頁 同步設(shè)計(jì)的更多例子（可行） D Q1 D TC Counter INPUT CLOCK Counter Q0 INPUT CLOCK D CE Q R S DATA VHDL 設(shè)計(jì)風(fēng)格和實(shí)現(xiàn) , 2022年 6月 10日 第 14 頁 相應(yīng)的 VHDL代碼 例 2 signal Counter: std_logic_vector(3 downto 0)。 end if。 end process。 end if。 signal TC: std_logic。 end if。 end if。 elsif rising_edge(Clk) then if INPUT=?1‘ then Counter = Counter + 1。 VHDL 設(shè)計(jì)風(fēng)格和實(shí)現(xiàn) , 2022年 6月 10日 第 17 頁 二、速度 VHDL 設(shè)計(jì)風(fēng)格和實(shí)現(xiàn) , 2022年 6月 10日 第 18 頁 中間態(tài)、時(shí)延和速度 ? 當(dāng)寄存器間數(shù)據(jù)傳遞的時(shí)延超過一個(gè)時(shí)鐘周期，下游寄存器不能在下一個(gè)時(shí)鐘周期采樣到本時(shí)鐘周期給出的上游數(shù)據(jù)，出現(xiàn)錯(cuò)誤。 D CLK Q CLK D Q 當(dāng)建立時(shí)間不夠時(shí)，會(huì)采樣到中間態(tài)， 最后的采樣結(jié)果不確定。 ? 使用全局驅(qū)動(dòng)，可以減少時(shí)鐘歪斜。 ? 在 50 MHz下使用 XCV1004的例子 : 時(shí)鐘周期 20 ns 一級(jí)布線時(shí)延 5 ns (Tcko + T + Tick) Tcko+Tick= 允許增加時(shí)延 =15 ns 每增加一級(jí)的時(shí)延 / ~2 ns (Tilo + T) Tilo= 允許增加的級(jí)數(shù) =7~10 Slices Tcko T Tilo T Tilo T Tick Slice Slice Slice Slice 注意此 Slice
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