【正文】 ? 可選擇全部、部分或無(wú)時(shí)延 ? 缺省為全時(shí)延，以使保持時(shí)間的需求為 0 ? 可在 UCF中進(jìn)行控制。 ? 記住四輸入查找表！ 狀態(tài)機(jī)可能會(huì)有很多的扇入，和大量的反饋，對(duì)速度不利 ? 使用 One Hot, 并限制輸入狀態(tài)數(shù)，使輸入限制到 45，可以達(dá)到最高的速度。 ptr = 00 amp。 這樣，寄存器的復(fù)位端不會(huì)被使用，節(jié)約布線資源 Process(Rst,Clk) begin if Rst=?1‘ then DataValid = ?0‘。 ? 當(dāng)時(shí)鐘來(lái)臨時(shí)，寄存器輸入發(fā)生變化，會(huì)采樣到中間態(tài)。 signal s: std_logic。 signal TC: std_logic。 end process。 signal flop: std_logic。 FPGA本身有什么變化嗎？ 如果采用的是異步設(shè)計(jì)，能否工作有很多無(wú)法控制的隨機(jī)因素。 ? 要小心，時(shí)鐘信號(hào)可別產(chǎn)生毛刺啊。 TC為 組合邏輯輸出 process(TC) begin if rising_edge(TC) then 使用組合邏輯輸出作時(shí)鐘，是異步設(shè)計(jì)，禁止！??！ flop = … end if。 signal TC: std_logic。 end if。 TC = ?1‘ when Counter=―1111‖ else ?0‘。 ? 由于存在時(shí)鐘歪斜， Flop B到 Flop C的實(shí)際時(shí)延為 +=， 在 100MHz下就不能工作。 end process。039。 38Mhz – 16bit 加法器（使用進(jìn)位） 8 Slices amp。 ? 設(shè)計(jì)的輸入不應(yīng)該懸空。 — 生成序列可以覆蓋的地址空間為 2n1,全 0不包含在序列中。 ? 取反不耗費(fèi)資源（ free)。039。 ? 在 50 MHz下使用 XCV1004的例子 : 時(shí)鐘周期 20 ns 一級(jí)布線時(shí)延 5 ns (Tcko + T + Tick) Tcko+Tick= 允許增加時(shí)延 =15 ns 每增加一級(jí)的時(shí)延 / ~2 ns (Tilo + T) Tilo= 允許增加的級(jí)數(shù) =7~10 Slices Tcko T Tilo T Tilo T Tick Slice Slice Slice Slice 注意此 Slice中使用了 LUT，所以建立時(shí)間是 Tick而不是 Tdick， 這種映射結(jié)果減少了一級(jí)布線時(shí)延 VHDL 設(shè)計(jì)風(fēng)格和實(shí)現(xiàn) , 2022年 6月 10日 第 23 頁(yè) 對(duì)高扇出的網(wǎng)絡(luò)使用全局驅(qū)動(dòng) ? 設(shè)計(jì)中，有高扇出的時(shí)鐘使能、 IOB三態(tài)以及其他信號(hào)嗎 ? ? 使用剩余的 BUFG來(lái)驅(qū)動(dòng)它們，以達(dá)到更小的歪斜和更高的性能 ? 使用 BUFG， 時(shí)鐘和 CE輸入的歪斜可以小于 1ns ? 使用 BUFG的方法，實(shí)例化 BUFG， 將相應(yīng)信號(hào)連接上去 D CE Q R P CE or OE or RST INPUT CLOCK BUFG VHDL 設(shè)計(jì)風(fēng)格和實(shí)現(xiàn) , 2022年 6月 10日 第 24 頁(yè) 使用全局復(fù)位有助于提高速度 ? 所有的 觸發(fā)器 在上電時(shí)通過(guò)全局置位 /復(fù)位（ GSR） 網(wǎng)絡(luò)進(jìn)行初始化 ? 你可以通過(guò)實(shí)例化（ instantiating ） STARTUP 元件（ primitive）訪問(wèn)GSR網(wǎng)絡(luò)。 elsif rising_edge(Clk) then if INPUT=?1‘ then Counter = Counter + 1。 end if。 else TC = ?0‘。 signal Delay: std_logic。 MSB布線更短，信號(hào)變化先到達(dá)與門。VHDL 設(shè)計(jì)風(fēng)格和實(shí)現(xiàn) , 2022年 6月 10日 第 1 頁(yè) VHDL設(shè)計(jì)風(fēng)格和實(shí)現(xiàn) VHDL 設(shè)計(jì)風(fēng)格和實(shí)現(xiàn) , 2022年 6月 10日 第 2 頁(yè) 內(nèi)容概述 一、同步設(shè)計(jì) 二、速度 三、資源 四、其他 VHDL 設(shè)計(jì)風(fēng)格和實(shí)現(xiàn) , 2022年 6月 10日 第 3 頁(yè) 一、同步設(shè)計(jì) VHDL 設(shè)計(jì)風(fēng)格和實(shí)現(xiàn) , 2022年 6月 10日 第 4 頁(yè) 什么是同步設(shè)計(jì)？ ? 同步設(shè)計(jì)：上游數(shù)據(jù)到下游邏輯單元的傳遞是通過(guò)時(shí)鐘來(lái)同步的。 VHDL 設(shè)計(jì)風(fēng)格和實(shí)現(xiàn) , 2022年 6月 10日 第 6 頁(yè) 門產(chǎn)生的時(shí)鐘有問(wèn)題 ? 此例中，計(jì)數(shù)終點(diǎn)信號(hào)會(huì)產(chǎn)生毛刺，使用該信號(hào)作時(shí)鐘會(huì)引起問(wèn)題。 signal InputReg: std_logic。 if Counter=―1110‖ then 注意和異步設(shè)計(jì)中 TC信號(hào)的比較 此處 TC為寄存器輸出 TC = ?1‘。 process(Clk) begin if rising_edge(Clk) then if INPUT=?1‘ and Counter/=―11‖ then Counter = Counter + 1。 process(Counter, Clk) begin if Counter=―11‖ then 組合邏輯用作寄存器的異步復(fù)位， 為異步設(shè)計(jì)， 禁止！??！ Counter = ―00‖。 D CE Q R P D CE Q R P VHDL 設(shè)計(jì)風(fēng)格和實(shí)現(xiàn) , 2022年 6月 10日 第 21 頁(yè) XCV1004的例子 ? 3級(jí)邏輯的速度有多快？ ? 布線時(shí)延大致可估算為與邏輯時(shí)延相等 — 下面 Slice的時(shí)延是 Tilo， 從 F,G經(jīng)過(guò) LUT輸出的時(shí)延 D CE Q D CE Q Tcko+布線 +Tilo+布線 +Tilo + 布線 + Tilo +布線 + Tdick ++++++++ = 或者 110MHz VHDL 設(shè)計(jì)風(fēng)格和實(shí)現(xiàn) , 2022年 6月 10日 第 22 頁(yè) 速度估計(jì) ? 用邏輯時(shí)延作為網(wǎng)絡(luò)時(shí)延的估計(jì) ? 已知系統(tǒng)的時(shí)鐘頻率，可以估計(jì)允許的邏輯深度 — 和功能需求相對(duì)照，修改設(shè)計(jì)以滿足性能需要。 可以寫成 ptr = (others=39。 — 減少函數(shù)輸入（扇入）來(lái)適合 Slice， 可以提高邏輯密度和速度。 — 進(jìn)位邏輯的 相對(duì)布局需要使用垂直進(jìn)位邏輯連接 VHDL 設(shè)計(jì)風(fēng)格和實(shí)現(xiàn) , 2022年 6月 10日 第 35 頁(yè) 了解進(jìn)位鏈流向 ? XC4000E/L和 Spartan/XL進(jìn)位鏈流向?yàn)樯舷聝蓚€(gè)方向 ? XC4000EX/XL/XV和 Virtex器件的進(jìn)位鏈流向只能向上 XC4000E Spartan/XL XC4000EX/XL/XV Virtex LSB MSB VHDL 設(shè)計(jì)風(fēng)格和實(shí)現(xiàn) , 2022年 6月 10日 第 36 頁(yè) 編碼：只有在必要時(shí)才使用二進(jìn)制序列 ? 可以生成各種需要的序列，而不僅限于二進(jìn)制 ? 使用 預(yù)縮放 （