【正文】 ? 可選擇全部、部分或無時延 ? 缺省為全時延，以使保持時間的需求為 0 ? 可在 UCF中進行控制。 ? 記住四輸入查找表！ 狀態(tài)機可能會有很多的扇入，和大量的反饋，對速度不利 ? 使用 One Hot, 并限制輸入狀態(tài)數(shù)，使輸入限制到 45，可以達到最高的速度。 ptr = 00 amp。 這樣，寄存器的復位端不會被使用，節(jié)約布線資源 Process(Rst,Clk) begin if Rst=?1‘ then DataValid = ?0‘。 ? 當時鐘來臨時，寄存器輸入發(fā)生變化，會采樣到中間態(tài)。 signal s: std_logic。 signal TC: std_logic。 end process。 signal flop: std_logic。 FPGA本身有什么變化嗎？ 如果采用的是異步設(shè)計，能否工作有很多無法控制的隨機因素。 ? 要小心，時鐘信號可別產(chǎn)生毛刺啊。 TC為 組合邏輯輸出 process(TC) begin if rising_edge(TC) then 使用組合邏輯輸出作時鐘，是異步設(shè)計，禁止！??！ flop = … end if。 signal TC: std_logic。 end if。 TC = ?1‘ when Counter=―1111‖ else ?0‘。 ? 由于存在時鐘歪斜， Flop B到 Flop C的實際時延為 +=， 在 100MHz下就不能工作。 end process。039。 38Mhz – 16bit 加法器（使用進位） 8 Slices amp。 ? 設(shè)計的輸入不應(yīng)該懸空。 — 生成序列可以覆蓋的地址空間為 2n1,全 0不包含在序列中。 ? 取反不耗費資源（ free)。039。 ? 在 50 MHz下使用 XCV1004的例子 : 時鐘周期 20 ns 一級布線時延 5 ns (Tcko + T + Tick) Tcko+Tick= 允許增加時延 =15 ns 每增加一級的時延 / ~2 ns (Tilo + T) Tilo= 允許增加的級數(shù) =7~10 Slices Tcko T Tilo T Tilo T Tick Slice Slice Slice Slice 注意此 Slice中使用了 LUT，所以建立時間是 Tick而不是 Tdick， 這種映射結(jié)果減少了一級布線時延 VHDL 設(shè)計風格和實現(xiàn) , 2022年 6月 10日 第 23 頁 對高扇出的網(wǎng)絡(luò)使用全局驅(qū)動 ? 設(shè)計中，有高扇出的時鐘使能、 IOB三態(tài)以及其他信號嗎 ? ? 使用剩余的 BUFG來驅(qū)動它們，以達到更小的歪斜和更高的性能 ? 使用 BUFG， 時鐘和 CE輸入的歪斜可以小于 1ns ? 使用 BUFG的方法，實例化 BUFG， 將相應(yīng)信號連接上去 D CE Q R P CE or OE or RST INPUT CLOCK BUFG VHDL 設(shè)計風格和實現(xiàn) , 2022年 6月 10日 第 24 頁 使用全局復位有助于提高速度 ? 所有的 觸發(fā)器 在上電時通過全局置位 /復位（ GSR） 網(wǎng)絡(luò)進行初始化 ? 你可以通過實例化（ instantiating ） STARTUP 元件（ primitive）訪問GSR網(wǎng)絡(luò)。 elsif rising_edge(Clk) then if INPUT=?1‘ then Counter = Counter + 1。 end if。 else TC = ?0‘。 signal Delay: std_logic。 MSB布線更短，信號變化先到達與門。VHDL 設(shè)計風格和實現(xiàn) , 2022年 6月 10日 第 1 頁 VHDL設(shè)計風格和實現(xiàn) VHDL 設(shè)計風格和實現(xiàn) , 2022年 6月 10日 第 2 頁 內(nèi)容概述 一、同步設(shè)計 二、速度 三、資源 四、其他 VHDL 設(shè)計風格和實現(xiàn) , 2022年 6月 10日 第 3 頁 一、同步設(shè)計 VHDL 設(shè)計風格和實現(xiàn) , 2022年 6月 10日 第 4 頁 什么是同步設(shè)計？ ? 同步設(shè)計：上游數(shù)據(jù)到下游邏輯單元的傳遞是通過時鐘來同步的。 VHDL 設(shè)計風格和實現(xiàn) , 2022年 6月 10日 第 6 頁 門產(chǎn)生的時鐘有問題 ? 此例中，計數(shù)終點信號會產(chǎn)生毛刺，使用該信號作時鐘會引起問題。 signal InputReg: std_logic。 if Counter=―1110‖ then 注意和異步設(shè)計中 TC信號的比較 此處 TC為寄存器輸出 TC = ?1‘。 process(Clk) begin if rising_edge(Clk) then if INPUT=?1‘ and Counter/=―11‖ then Counter = Counter + 1。 process(Counter, Clk) begin if Counter=―11‖ then 組合邏輯用作寄存器的異步復位， 為異步設(shè)計， 禁止?。。? Counter = ―00‖。 D CE Q R P D CE Q R P VHDL 設(shè)計風格和實現(xiàn) , 2022年 6月 10日 第 21 頁 XCV1004的例子 ? 3級邏輯的速度有多快？ ? 布線時延大致可估算為與邏輯時延相等 — 下面 Slice的時延是 Tilo， 從 F,G經(jīng)過 LUT輸出的時延 D CE Q D CE Q Tcko+布線 +Tilo+布線 +Tilo + 布線 + Tilo +布線 + Tdick ++++++++ = 或者 110MHz VHDL 設(shè)計風格和實現(xiàn) , 2022年 6月 10日 第 22 頁 速度估計 ? 用邏輯時延作為網(wǎng)絡(luò)時延的估計 ? 已知系統(tǒng)的時鐘頻率，可以估計允許的邏輯深度 — 和功能需求相對照，修改設(shè)計以滿足性能需要。 可以寫成 ptr = (others=39。 — 減少函數(shù)輸入（扇入）來適合 Slice， 可以提高邏輯密度和速度。 — 進位邏輯的 相對布局需要使用垂直進位邏輯連接 VHDL 設(shè)計風格和實現(xiàn) , 2022年 6月 10日 第 35 頁 了解進位鏈流向 ? XC4000E/L和 Spartan/XL進位鏈流向為上下兩個方向 ? XC4000EX/XL/XV和 Virtex器件的進位鏈流向只能向上 XC4000E Spartan/XL XC4000EX/XL/XV Virtex LSB MSB VHDL 設(shè)計風格和實現(xiàn) , 2022年 6月 10日 第 36 頁 編碼：只有在必要時才使用二進制序列 ? 可以生成各種需要的序列，而不僅限于二進制 ? 使用 預縮放 （