華為vhdl設計風格和實現(xiàn)-資料下載頁
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【正文】 OFF IFF Output Clock Input Clock VHDL 設計風格和實現(xiàn) , 2022年 6月 10日 第 42 頁 使用 I/O寄存器的例子 (FPGAFPGA) D CE Q 發(fā)送器 (XCV1004 FPGA) D CE Q 接收器 (XCV1004 FPGA) 使用 IOB中寄存器的時延 Tiockp + PCB網絡時延 + Tiopick = 不使用 IOB中寄存器的時延 (Tcko + T +Tioop) + PCB網絡時延 + (Tiopi + T + Tdick) ( ++) (+ +) = VHDL 設計風格和實現(xiàn) , 2022年 6月 10日 第 43 頁 輸入速度：可編程的輸入時延 ? FPGA的輸入通道上有一個可編程的時延 ? 可以用來在建立時間和保持時間之間達到妥協(xié)。 ? 可選擇全部、部分或無時延 ? 缺省為全時延，以使保持時間的需求為 0 ? 可在 UCF中進行控制。 D CE Q XC4000 FPGA 輸入時延 BUFG XC4036XL1的例子 : 時延情況 建立時間 保持時間 全時延 : Tsu = Th = 0 ns 部分時延 : Tsu = Th = 1 ns 無時延 : Tsu = Th = VHDL 設計風格和實現(xiàn) , 2022年 6月 10日 第 44 頁 I/O速度的其他提示 ? XC400013,36,62XL是 turbo boosted。 ? 使用 BUFG， 可提高 pin to pin時延 VHDL 設計風格和實現(xiàn) , 2022年 6月 10日 第 45 頁 三、資源 VHDL 設計風格和實現(xiàn) , 2022年 6月 10日 第 46 頁 ? 資源使用量是指 FPGA使用了的百分率 ? 在宏、庫、以及 XAPP application notes中找到可比較的函數(shù)來估計資源使用量 — 或者，使用別的設計來估計器件使用率 ? 快速實現(xiàn)，然后查看 MAP報告 — 選擇“ Implementation/ View Report Files/ Map report‖ — Slices, IOBs, Block RAMs, 以及其他部件分別列出，并給出使用百分率。最后給出相當于 ASIC的門數(shù) 資源估計 Design Summary Number of errors: 0 Number of warnings: 644 Number of Slices: 1,147 out of 1,200 95% Slice Flip Flops: 735 4 input LUTs: 1,046 (1 used as a routethru) Dual Port RAMs: 312 Number of Slices containing unrelated logic: 0 out of 1,147 0% Number of bonded IOBs: 85 out of 98 86% IOB Flip Flops: 68 Number of Block RAMs: 10 out of 10 100% Number of GCLKs: 2 out of 4 50% Number of GCLKIOBs: 2 out of 4 50% Number of DLLs: 1 out of 4 25% Number of Startups: 1 out of 1 100% Number of RPM macros: 9 Total equivalent gate count for design: 224,805 Additional JTAG gate count for IOBs: 4,176 VHDL 設計風格和實現(xiàn) , 2022年 6月 10日 第 47 頁 可以把查找表用作 RAM ?使用 CoreGen或 LogiBLOX， 可以用 LUT生成 RAM ?選擇功能 單 /雙端口 同步 /異步 深度擴展時，基于 BUFT還是 LUT ? 選擇大小 沒有浪費的資源 可擴展為需要的大小 ?選擇位置 布置在基片的任何地方 鄰近關鍵電路以提高速度 ?選擇編程方法 通過啟動時的比特流 通過設計中的操作 ?易于使用 Address Data WE Distributed RAM Clock Data 2 Address 2 Optional Dual Port VHDL 設計風格和實現(xiàn) , 2022年 6月 10日 第 48 頁 使用 RAM作狀態(tài)寄存器可以節(jié)約資源 ? 和觸發(fā)器比， Slice密度提高為 16： 1 — 而且 FPGA的布線更容易 ? 例如 10個 16位可讀寫狀態(tài)寄存器需要 : — 160個寄存器，即 80個 Slice ? 使用 RAM, 同樣 10個狀態(tài)寄存器需要： — 16個 4輸入 LUT, 即 8個 Slice ? 也可以用 RAM實現(xiàn)移位寄存器 vs. 寄存器 . RAM VHDL 設計風格和實現(xiàn) , 2022年 6月 10日 第 49 頁 四、其他 VHDL 設計風格和實現(xiàn) , 2022年 6月 10日 第 50 頁 IPAD IBUF IN1_PAD IN1 IOB IN1_PAD ? 設置歪斜率以控制輸出速度 — 缺省歪斜率較慢，可減小噪音 — 當速度更重要時，使用快速歪斜率。 — 設置輸出邏輯元件的 FAST參數(shù) ? 對未使用的 IOB， 自動上拉 ? 未使用的 IOB的輸出自動無效 — 上拉（ PULLUP） 或下拉（ PULLDOWN） 元件可以指定到未使用的 IOB上。 ? 設計的輸入不應該懸空。 — 加一個上拉到懸空的輸入上，可以減小功耗和噪音 ? IOB包含一個三態(tài)門 OBUFT， 可以實現(xiàn)雙向信號。 ? IOB由 PAD和功能元件之間的網絡名命名 IO Block的使用 VHDL 設計風格和實現(xiàn) , 2022年 6月 10日 第 51 頁 STARTUP GTS 輸出三態(tài)控制 ? 輸出控制中的取反不耗費資源 ? 一個專用的全局網絡也能進行三態(tài)控制 — 通過 STARTUP元件訪問 ? 在配置過程中，所有的 I/O都處于三態(tài)。 OE OBUFE T OBUFT OE T
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