【正文】 ddress 2 Optional Dual Port VHDL 設計風格和實現(xiàn) , 2022年 6月 10日 第 48 頁 使用 RAM作狀態(tài)寄存器可以節(jié)約資源 ? 和觸發(fā)器比， Slice密度提高為 16： 1 — 而且 FPGA的布線更容易 ? 例如 10個 16位可讀寫狀態(tài)寄存器需要 : — 160個寄存器，即 80個 Slice ? 使用 RAM, 同樣 10個狀態(tài)寄存器需要： — 16個 4輸入 LUT, 即 8個 Slice ? 也可以用 RAM實現(xiàn)移位寄存器 vs. 寄存器 . RAM VHDL 設計風格和實現(xiàn) , 2022年 6月 10日 第 49 頁 四、其他 VHDL 設計風格和實現(xiàn) , 2022年 6月 10日 第 50 頁 IPAD IBUF IN1_PAD IN1 IOB IN1_PAD ? 設置歪斜率以控制輸出速度 — 缺省歪斜率較慢，可減小噪音 — 當速度更重要時，使用快速歪斜率。 ? IOB由 PAD和功能元件之間的網(wǎng)絡名命名 IO Block的使用 VHDL 設計風格和實現(xiàn) , 2022年 6月 10日 第 51 頁 STARTUP GTS 輸出三態(tài)控制 ? 輸出控制中的取反不耗費資源 ? 一個專用的全局網(wǎng)絡也能進行三態(tài)控制 — 通過 STARTUP元件訪問 ? 在配置過程中，所有的 I/O都處于三態(tài)。 ? 設計的輸入不應該懸空。 D CE Q XC4000 FPGA 輸入時延 BUFG XC4036XL1的例子 : 時延情況 建立時間 保持時間 全時延 : Tsu = Th = 0 ns 部分時延 : Tsu = Th = 1 ns 無時延 : Tsu = Th = VHDL 設計風格和實現(xiàn) , 2022年 6月 10日 第 44 頁 I/O速度的其他提示 ? XC400013,36,62XL是 turbo boosted。 ? 滿足時延要求的 FPGA建立時間由 : 全局時鐘時延 Tbufg 、板上時延 Tbrd和上游器件的輸出時間 Tco(up)決定。 例如： XCV100 有 30 x20 CLB, 一條進位鏈最多可以實現(xiàn) 40位的加法器， 一個 48位加法器需要兩條鏈 ? 使用庫中基于進位的宏 (RPM) 或者 LogiBLOX ? 許多庫中的算術(shù)函數(shù)是 RPM — ADDx 加法器 , ADSUx 加法 /減法器 , CCx 計數(shù)器 — COMPMCx magnitude 比較器 ? RPM 指相對定位宏 — 通過 RLOC屬性指定布局相對位置。 38Mhz – 16bit 加法器（使用進位） 8 Slices amp。 Input 1 Input 3 State 4 State 6 State 19 1 LUT VHDL 設計風格和實現(xiàn) , 2022年 6月 10日 第 30 頁 D Q fn1 D Q fn1 D Q fn1 對高扇出網(wǎng)絡，通過 復制寄存器來提高速度 ? 高扇出網(wǎng)絡 (16個負載 )難于布線，而且較慢 ? 考慮在示意圖或 VHDL中復制資源來改進布線和速度 ? Foundation工具不會自動完成這種功能 ? 將復制寄存器命名為 _a, _b, _c, 不要 用 1,2,3. 這樣，F(xiàn)oundation映射（ map） 時會更有效 . VHDL 設計風格和實現(xiàn) , 2022年 6月 10日 第 31 頁 計數(shù)終點信號提前譯碼以提高速度 ? 對大的計數(shù)器而言，譯碼產(chǎn)生計數(shù)終點信號需要邏輯級數(shù)較多 提前一個時鐘周期譯碼計數(shù)終點信號，寄存后使用，可以提高速度，并保持時序關(guān)系不變。這對 CPLD（ 如 XC9500） 來說是比較合適的。 ? LUT能實現(xiàn)的函數(shù)只受輸入數(shù)目限制，不受函數(shù)復雜度限制 ? 一個 Slice中可用兩個 LUT和選擇器實現(xiàn) 5輸入的任何邏輯。039。 x000。 ptr(12 downto 7) = 可以寫成 ptr(12 downto 7) = (others=39。 x000。 end process。 Data(31 downto 0) = (others=‘‘)。 — 使用 GSR， 可以節(jié)約通用布線資源，減小布線時延，提高系統(tǒng)速度 — 不要連接 GSR到觸發(fā)器的復位、置位輸入端 ? 任何信號 （ 如內(nèi)部信號、外部輸入等）都可以連接到 GSR，但該信號必須在設計中定義。 ? 還需要檢查 I/O的速度。 ? 由于存在時鐘歪斜， Flop B到 Flop C的實際時延為 +=， 在 100MHz下就不能工作。 建立時間不能被滿足，就會采樣到中間態(tài)，最后的采樣結(jié)果不確定。 end if。 例 1 signal Counter: std_logic_vector(1 downto 0)。 TC = ?1‘ when Counter=―1111‖ else ?0‘。 process(Clk) begin if rising_edge(Clk) then if INPUT=?1‘ then Counter = Counter + 1。 end process。 TC為組合邏輯輸出 例 1 signal Counter: std_logic_vector(1 downto 0)。 end if。 signal s: std_logic。 end if。 elsif rising_edge(Clk) then Counter = Counter + 1。 signal TC: std_logic。 process(Clk) begin if rising_edge(Clk) then Delay = InputReg。 process(SynInput, AsynInput) begin if SynInput=?1‘ then 此置位為寄存器信號，為同步設計，可行 InputReg = ?0‘。 VHDL 設計風格和實現(xiàn) , 2022年 6月 10日 第 10 頁 相應的 VHDL代碼 signal AsynInput: std_logic。 TC為 組合邏輯輸出 process(TC) begin if rising_edge(TC) then 使用組合邏輯輸出作時鐘，是異步設計，禁止?。?！ flop = … end if。 process(Clk) begin if rising_edge(Clk) then Counter = Counter + 1。由于與門為電平敏感，會輸出高電平的毛刺，從而引起寄存器的誤動作。 異步設計可能會產(chǎn)生以下問題 ： 同步設計的一個簡單原則 : 永遠不要將組合邏輯產(chǎn)生的信號用作時鐘、異步復位 /置位。 ? 要小心，時鐘信號可別產(chǎn)生毛刺啊。 ? 我的設計原來可以工作，但將 FPGA重新布線后，就不行了。 ? 異步設計：上游數(shù)據(jù)發(fā)生變化的時機是不確定的，甚至會出現(xiàn)中間態(tài)。 只要能滿足時延要求，就